JPS6196571A - Signal reader - Google Patents
Signal readerInfo
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- JPS6196571A JPS6196571A JP59217189A JP21718984A JPS6196571A JP S6196571 A JPS6196571 A JP S6196571A JP 59217189 A JP59217189 A JP 59217189A JP 21718984 A JP21718984 A JP 21718984A JP S6196571 A JPS6196571 A JP S6196571A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- time constant
- pll circuit
- loop filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータと画像信号とがビデオフォー
マットで記録されている記録媒体がら再生される信号を
読み取る信号読取装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal reading device for reading signals reproduced from a recording medium in which digital data and image signals are recorded in a video format.
ディジタルデータを記録媒体に記録しておき後でこれを
再生する場合、データ読み取りのためタイミングをとる
クロック信号が必要となる。このため記録時にクロック
信号成分をデータとともに記録しておき、 il生時T
’LL回路によってクロック信号を抽出するセルフクロ
ック方式が一般的である。例えば頌2誌「電゛r−技術
」第24巻、第11号、第36頁乃至第37頁にも開示
されているように、3.5インチのマイクロフロッピー
ディスクにおいては、データフィールドの先頭にシンク
エリアが設けられており、ここでデータ読出しに先立っ
てPLL回路がロックするようになされている。PLL
回路が所定の周波数及び位相の信号にロックするために
は多少の時間が必要であり、その時間は■〕■、r、回
路に含まれるループフィルタの時定数が小さい程速くな
る。一方ループフィルタの時定数を小さくすると応答が
速くなるので、ノイズ、外乱等による影響を受は易くな
ってロッ 。When digital data is recorded on a recording medium and later reproduced, a clock signal is required to provide timing for reading the data. For this reason, the clock signal component is recorded together with the data at the time of recording, and the il raw time T
A self-clock system in which a clock signal is extracted using an LL circuit is common. For example, as disclosed in Vol. 24, No. 11, pages 36 to 37 of the magazine "Electronic Technology", in a 3.5-inch microfloppy disk, the beginning of the data field is A sink area is provided in which the PLL circuit is locked prior to reading data. PLL
It takes some time for the circuit to lock onto a signal of a predetermined frequency and phase, and this time becomes faster as the time constant of the loop filter included in the circuit is smaller. On the other hand, if the time constant of the loop filter is made smaller, the response becomes faster, so it becomes more susceptible to noise, disturbance, etc.
りが外れ易く、不安定になる。そこでシンクエリアにお
いては時定数を小さくしてPLL回路を高速でロックさ
せるとともに、データエリアにおいては時定数を大きく
してノイズ、ドロップアウト等によりロックが外れない
ようにしている。また変調方式がFMである場合はシン
クエリアにおけるクロック信号がMFMである場合の半
分になるため、やはりループフィルタの時定数が切り換
えられるようになっている。The screws may come off easily and become unstable. Therefore, in the sink area, the time constant is made small to lock the PLL circuit at high speed, and in the data area, the time constant is made large to prevent the lock from being lost due to noise, dropout, etc. Furthermore, when the modulation method is FM, the clock signal in the sink area is half of that when it is MFM, so the time constant of the loop filter is also switched.
しかしながら従来の斯かる信号読取装置においては、P
I、5回路が5旦ロツクした後、何等かの原因でロック
が外れると、再度ロックするのに時間が掛かる欠点があ
った。また上記例におけるシンクエリアのような所定の
期間内に何等かの原因でロックできなかった場合、最終
的にロックするまでに要する時間が長くなる欠点があっ
た。However, in such a conventional signal reading device, P
Once the I and 5 circuits have been locked, if they become unlocked for some reason, it takes a long time to lock them again. Furthermore, if the sink area in the above example cannot be locked within a predetermined period for some reason, there is a drawback that it takes a long time to finally lock the area.
第1図は本発明の信号読取装置の構成を表している。同
図において1は入力信号が供給される入力端子であり、
入力信号からデータを分離する分離回路2と、入力信号
からデータが記録されているフィールドの先頭に設けら
れているフィールドシンクを検出する検出回路3に接続
されている。FIG. 1 shows the configuration of a signal reading device according to the present invention. In the figure, 1 is an input terminal to which an input signal is supplied,
It is connected to a separation circuit 2 that separates data from an input signal, and a detection circuit 3 that detects a field sync provided at the beginning of a field in which data is recorded from the input signal.
4は分離回路2により分離されたディジタルデータを読
み取る読取回路である。5は分離回路2により分離され
たデータのエツジを抽出する抽出回路である。抽出回路
5により抽出されたエツジに同期して東安定マルチバイ
ブレータ6がトリガされ、その出力パルスがP L 5
回路の店準信号として位相比較器7に供給されるように
なっている。4 is a reading circuit for reading the digital data separated by the separation circuit 2; Reference numeral 5 denotes an extraction circuit for extracting the edges of the data separated by the separation circuit 2. The Tostable multivibrator 6 is triggered in synchronization with the edge extracted by the extraction circuit 5, and its output pulse is P L 5
The signal is supplied to the phase comparator 7 as a standard signal of the circuit.
8は位相比較器7の出力が供給されるループフィルタ(
ローパスフィルタ)、9はそのループフィルタ8の出力
により制御される電圧制御発振器であり、位相比較器7
、ループフィルタ8及び電圧制御発振器9はPLL回路
を構成している。電圧制御発振器9の出力は読取回路4
と位相比較器7に供給されている。10は位相比較器7
に接続され、例えば位相比較器7の位相誤差信号のレベ
ルを検知して、PLL回路が所定の周波数及び位相の信
号にロックしているか否かを監視する監視回路である。8 is a loop filter (
9 is a voltage controlled oscillator controlled by the output of the loop filter 8, and a phase comparator 7
, loop filter 8, and voltage controlled oscillator 9 constitute a PLL circuit. The output of the voltage controlled oscillator 9 is sent to the reading circuit 4.
and is supplied to the phase comparator 7. 10 is a phase comparator 7
This is a monitoring circuit that is connected to, for example, the level of the phase error signal of the phase comparator 7 and monitors whether the PLL circuit is locked to a signal of a predetermined frequency and phase.
11は検出回路3又は監視回路10の出力を受け、ルー
プフィルタ8の時定数を切り換える切換回路である。A switching circuit 11 receives the output of the detection circuit 3 or the monitoring circuit 10 and switches the time constant of the loop filter 8.
しかしてその動作を説明する。入力端子1から入力され
る信号はビデオフォーマット信号となっている。従って
例えばNTSC方式による場合、262.5本の水平走
査線からなるフィールドが2つで1つのフレームを構成
しており、各フィールドの先頭にはパーティカルジンク
(垂直同期信号)が所定ラインだけ設けられている。そ
のフィールドがビデオフィールドである場合は、パーテ
ィカルジンクに続いて画像信号(アナログ信号)が記録
されており1通常のテレビジョン信号と同様である。そ
のフィールドがデータフィールドである場合は1例えば
第2図に示す如き構成となっている。すなわちパーティ
カルジンクに続いてフィールドシンクが1ライン設けら
れ、次の4ラインはフィールドコードを含むコントロー
ルデータブロックとされ、続いて26ライ′ン毎のデー
タブロックが9つ形成されている。The operation will now be explained. The signal input from input terminal 1 is a video format signal. Therefore, for example, in the case of the NTSC system, two fields each consisting of 262.5 horizontal scanning lines constitute one frame, and a particle zinc (vertical synchronization signal) is provided at the beginning of each field for a predetermined number of lines. It is being If the field is a video field, an image signal (analog signal) is recorded following the particle zinc, and is similar to a normal television signal. If the field is a data field, the structure is as shown in FIG. 2, for example. That is, one line of field sync is provided following the particle zinc, the next four lines are control data blocks containing field codes, and nine data blocks of every 26 lines are formed.
分離回路2は斯かるフィールドのうちデータフィールド
からデータのみを分離出力するのでビデオフィールドの
画像信号は読取回路4及び抽出回路5には供給されない
。抽出回路5は分離されたデータのエツジを抽出し、抽
出したエツジのタイミンクで単安定マルチバイブレータ
6をトリガする。この単安定マルチバイブレータ6の出
力パルスはPLL回路の基準信号どなる。基準信号はり
ロック周波数に等しい成分を含んでおり、PLL回路は
このクロック周波数に周波数同期する。また基準信号の
基準位相はデータのエツジのタイミングと単安定マルチ
バイブレータ6の出力パルス幅により決定され、PLL
回路はこの基準位相に位相同期する。このようにしてP
LL回路は所定の周波数及び位相にロックして、クロッ
ク信号を出力するので、そのタイミングを基準として読
取回路4はディジタルデータを読み取ることができる。Since the separating circuit 2 separates and outputs only the data from the data field among the fields, the image signal of the video field is not supplied to the reading circuit 4 and the extracting circuit 5. The extraction circuit 5 extracts edges of the separated data and triggers the monostable multivibrator 6 at the timing of the extracted edges. The output pulse of this monostable multivibrator 6 becomes the reference signal of the PLL circuit. The reference signal includes a component equal to the lock frequency, and the PLL circuit is frequency-synchronized to this clock frequency. In addition, the reference phase of the reference signal is determined by the data edge timing and the output pulse width of the monostable multivibrator 6, and the PLL
The circuit is phase locked to this reference phase. In this way P
Since the LL circuit locks to a predetermined frequency and phase and outputs a clock signal, the reading circuit 4 can read digital data based on the timing.
ところで入力端子1に入力されたのがデータフィールド
である場合、パーティカルジンクに続く第22ラインは
ピット同期信号が記録されているフィールドシンクとな
っている。このフィールドシンクを検出すると検出回路
3は切換回路11に信号を発し、ループフィルタ8の時
定数を小さい値に切り換えさせる。その結果PLL回路
は応答が速くなり、速やかにビット同期信号にロックす
ることになる。フィールドシンクが終了すると検出回路
3は再び切換回路11に信号を発し、ループフィルタ8
の時定数を[4び大きい値に切り換えさせる。従ってフ
ィールドシンクに続く第23ラインから第26ラインの
フィールトコ−1くを含むコントロールデータブロック
、さらに第27ラインから26ライン毎に9ブロック続
くデータブロックの区間においては、ループフィルタ8
の時定数は大きい値に切り換えられている。従ってその
間電圧制御発振器9が出力するクロック信号は安定して
おり、ノイズ、ドロップアラ1−等があっても、PLL
回路はそれらに影響され難くなっている。By the way, when what is input to the input terminal 1 is a data field, the 22nd line following the particle zinc serves as a field sync in which a pit synchronization signal is recorded. When this field sync is detected, the detection circuit 3 issues a signal to the switching circuit 11 to switch the time constant of the loop filter 8 to a smaller value. As a result, the PLL circuit has a faster response and quickly locks onto the bit synchronization signal. When the field sync is completed, the detection circuit 3 issues a signal to the switching circuit 11 again, and the loop filter 8
Switch the time constant to a value 4 times larger. Therefore, in the control data block including the field code 1 from the 23rd line to the 26th line following the field sync, and the data block section continuing 9 blocks every 26th line from the 27th line, the loop filter 8
The time constant of is switched to a large value. Therefore, the clock signal output from the voltage controlled oscillator 9 is stable during that time, and even if there is noise, drop error, etc., the PLL
Circuits are becoming less susceptible to them.
しかしながらドロップアウトが比較的長時間に亘って発
生した場合やその他の原因によって、データ区間におい
て、P L L回路のロックが外れたり、あるいはフィ
ールドシンク期間中にPLL回路がロックできないこと
がある。斯かる場合は監視回路10がこれを検出し切換
回路11に信号を出力する。その結果ループフィルタ8
の時定数が小さい値に切り換えられ、PLL回路が速や
かにロックするようになされる。その後PLL回路がロ
ックしたときは監視回路10は切換回路j1に信号を発
し、ループフィルタ8の時定数を大きい値に切り換えさ
せる。However, if dropout occurs for a relatively long period of time or due to other causes, the PLL circuit may lose lock during the data interval or may fail to lock during the field sync period. In such a case, the monitoring circuit 10 detects this and outputs a signal to the switching circuit 11. As a result, the loop filter 8
The time constant of is switched to a small value so that the PLL circuit quickly locks. After that, when the PLL circuit is locked, the monitoring circuit 10 issues a signal to the switching circuit j1 to switch the time constant of the loop filter 8 to a larger value.
以上の如く本発明においてはPLL回路のロック状態を
監視するようにし、フィールドシンク期間中だけでなく
、ロックが外れたときもループフィルタの時定数を小さ
い値に切り換えるようにしたので、ロックが外れたとし
ても速やかに回復し、その間の被害を最小限度に押さえ
ることができ、データを正確に読むことができる確率が
向上する。As described above, in the present invention, the lock state of the PLL circuit is monitored, and the time constant of the loop filter is switched to a small value not only during the field sync period but also when the lock is released. Even if the error occurs, it will be possible to recover quickly, minimize the damage during that time, and improve the probability that the data can be read accurately.
またフィールドシンク期間中にロックできなかった場合
にもその俊速やかにロックし同様の効果が得られる。Furthermore, even if the lock cannot be achieved during the field sync period, the same effect can be obtained by quickly locking the lock.
第1図は本発明の信号読取装置のブロック図、第2図は
その信号の模式図である。
2・・・分離回路 3・・・検出回路4・・・読取回
路 5・・・抽出回路6・・・単安定マルチバイブレ
ータ
7・・・位相比較器
F(・・・ループフィルタ
9・・・電圧制御発振器
」0・・・監視回路 11・・・切換回路以上FIG. 1 is a block diagram of a signal reading device of the present invention, and FIG. 2 is a schematic diagram of its signals. 2... Separation circuit 3... Detection circuit 4... Reading circuit 5... Extraction circuit 6... Monostable multivibrator 7... Phase comparator F (... Loop filter 9... Voltage controlled oscillator" 0...Monitoring circuit 11...Switching circuit or higher
Claims (1)
ット信号として記録されている記録媒体からの再生信号
を読み取る信号読取装置において、該再生信号からディ
ジタルデータが記録されているデータフィールドの先頭
に記録されているフィールドシンク信号を検出する検出
回路と、該再生信号から該ディジタルデータを分離する
分離回路と、該分離回路により分離された該ディジタル
データのエッジを抽出する抽出回路と、該抽出回路によ
り抽出された該エッジからクロック信号を抽出するPL
L回路と、該PLL回路により抽出された該クロック信
号を基準として、該分離回路により分離された該ディジ
タルデータを読み取る読取回路と、該PLL回路がロッ
クしているか否かを監視する監視回路と、該PLL回路
のループフィルタの時定数を切り換える切換回路とを備
え、該検出回路が該フィールドシンクを検出したとき該
切換回路を制御し該ループフィルタの時定数を小さくす
るとともに、該監視回路が該PLL回路のロックが外れ
たことを検出したとき、該切換回路を制御して該ループ
フィルタの時定数を小さくすることを特徴とする信号読
取装置。(1) In a signal reading device that reads a playback signal from a recording medium in which digital data and an image signal are recorded as a video format signal, the digital data is recorded from the playback signal at the beginning of the data field. a detection circuit for detecting a field sync signal, a separation circuit for separating the digital data from the reproduced signal, an extraction circuit for extracting an edge of the digital data separated by the separation circuit, and an extraction circuit for extracting an edge of the digital data separated by the separation circuit; PL that extracts the clock signal from the edge
an L circuit, a reading circuit that reads the digital data separated by the separation circuit based on the clock signal extracted by the PLL circuit, and a monitoring circuit that monitors whether or not the PLL circuit is locked. , a switching circuit that switches a time constant of a loop filter of the PLL circuit, and when the detection circuit detects the field sync, controls the switching circuit to reduce the time constant of the loop filter, and the monitoring circuit A signal reading device characterized in that when detecting that the PLL circuit is unlocked, the switching circuit is controlled to reduce the time constant of the loop filter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59217189A JPS6196571A (en) | 1984-10-16 | 1984-10-16 | Signal reader |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59217189A JPS6196571A (en) | 1984-10-16 | 1984-10-16 | Signal reader |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6196571A true JPS6196571A (en) | 1986-05-15 |
JPH0338673B2 JPH0338673B2 (en) | 1991-06-11 |
Family
ID=16700251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59217189A Granted JPS6196571A (en) | 1984-10-16 | 1984-10-16 | Signal reader |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6196571A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012205204A (en) * | 2011-03-28 | 2012-10-22 | Mitsubishi Electric Corp | Communication apparatus and communication method |
-
1984
- 1984-10-16 JP JP59217189A patent/JPS6196571A/en active Granted
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Also Published As
Publication number | Publication date |
---|---|
JPH0338673B2 (en) | 1991-06-11 |
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