JPS6387822A - ３値論理回路 - Google Patents
３値論理回路Info
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- JPS6387822A JPS6387822A JP61233655A JP23365586A JPS6387822A JP S6387822 A JPS6387822 A JP S6387822A JP 61233655 A JP61233655 A JP 61233655A JP 23365586 A JP23365586 A JP 23365586A JP S6387822 A JPS6387822 A JP S6387822A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３値論理回路に関し、特に、低電源電圧動作に
適するように改良した３値論理回路に関する。
適するように改良した３値論理回路に関する。
従来の３値論理回路は、第３図に示す様に、トランジス
タＱ４ 、Ｑｓ 、Ｑ６ 、Ｑ７と定電流源Ｉ、で構成
される第１の差動増幅回路と、トランジスタＱ９ 、
Ｑ＋ｏ、 Ｑｌｌ、 Ｑ１２と定電流源Ｉ３から構成さ
れる第２の差動増幅器回路とがら構成され、前記トラン
ジスタＱ４．Ｑ１２のそれぞれの゛ベースにそれぞれ電
圧の異なる基準電圧源Ｅ２゜Ｅ３を設け、トランジスタ
Ｑ＋ｏの２つのコレクタの内一方に抵抗Ｒ３の一端を接
続し、その接続点をトランジスタＱ８のベースに接続し
、トランジスタＱ８のコレクタとトランジスタＱ６のコ
レ７ ・夕を接続し、トランジスタＱ８のエミッタと抵
抗Ｒ５の他端とトランジスタＱ４．Ｑ？ 、Ｑ９ 。
タＱ４ 、Ｑｓ 、Ｑ６ 、Ｑ７と定電流源Ｉ、で構成
される第１の差動増幅回路と、トランジスタＱ９ 、
Ｑ＋ｏ、 Ｑｌｌ、 Ｑ１２と定電流源Ｉ３から構成さ
れる第２の差動増幅器回路とがら構成され、前記トラン
ジスタＱ４．Ｑ１２のそれぞれの゛ベースにそれぞれ電
圧の異なる基準電圧源Ｅ２゜Ｅ３を設け、トランジスタ
Ｑ＋ｏの２つのコレクタの内一方に抵抗Ｒ３の一端を接
続し、その接続点をトランジスタＱ８のベースに接続し
、トランジスタＱ８のコレクタとトランジスタＱ６のコ
レ７ ・夕を接続し、トランジスタＱ８のエミッタと抵
抗Ｒ５の他端とトランジスタＱ４．Ｑ？ 、Ｑ９ 。
Ｑｌｌ、Ｑｔ２のコレクタを低電位端に接続し、トラン
ジスタＱ７のベースとトランジスタＱ９のベースの接続
点を入力端ａとし、入力端ａの電位を変化させることに
より、出力がトランジスタＱｓ。
ジスタＱ７のベースとトランジスタＱ９のベースの接続
点を入力端ａとし、入力端ａの電位を変化させることに
より、出力がトランジスタＱｓ。
Ｑ６．ＱｌＯの各コレクタにそれぞれ単独に出力される
様に構成したものが知られている。
様に構成したものが知られている。
第３図において、基準電圧源Ｅ２．Ｅ３の電位関係をＥ
２）Ｅ、とすると、入力端ａの電位がＥ３より低い時（
例えばＧＮＤ）、ＰＮＰ）ランジスタＱ９．ＱＩＯ及び
Ｑｌｌ、Ｑ１２のダーリントン接続で構成される第２の
差動増幅回路のＰＮＰトランジスタＱ９．Ｑｔ。側が導
通しＰＮＰ １〜ランジスタ１０の一方のコレクタに接
続される出力端すより出力電流が出力される。この時、
同様にＰＮＰトランジスタＱ４．Ｑ５及びＱ６．Ｑ７の
ダーリントン接続で構成される第１の差動増幅回路のＰ
ＮＰトランジスタＱ６．Ｑフ側が導通しＰＮＰトランジ
スタＱ６のコレクタ出力端ｄに電流は流れるが、上述の
ごと（ＰＮＰ）ランジスタＱ＋ｏが導通しているため、
ＰＮＰトランジスタＱ＋ｏのもう一方のコレクタに接続
された抵抗Ｒ３がバイアスされ、ＮＰＮ）ランジスタＱ
８が導通しＰＮＰトランジスタＱ６のコレクタに流れる
電流をＮＰＮトランジスタＱ８を介してＧＮＤにバイパ
スし出力端ｄには出力電流は出力されない。
２）Ｅ、とすると、入力端ａの電位がＥ３より低い時（
例えばＧＮＤ）、ＰＮＰ）ランジスタＱ９．ＱＩＯ及び
Ｑｌｌ、Ｑ１２のダーリントン接続で構成される第２の
差動増幅回路のＰＮＰトランジスタＱ９．Ｑｔ。側が導
通しＰＮＰ １〜ランジスタ１０の一方のコレクタに接
続される出力端すより出力電流が出力される。この時、
同様にＰＮＰトランジスタＱ４．Ｑ５及びＱ６．Ｑ７の
ダーリントン接続で構成される第１の差動増幅回路のＰ
ＮＰトランジスタＱ６．Ｑフ側が導通しＰＮＰトランジ
スタＱ６のコレクタ出力端ｄに電流は流れるが、上述の
ごと（ＰＮＰ）ランジスタＱ＋ｏが導通しているため、
ＰＮＰトランジスタＱ＋ｏのもう一方のコレクタに接続
された抵抗Ｒ３がバイアスされ、ＮＰＮ）ランジスタＱ
８が導通しＰＮＰトランジスタＱ６のコレクタに流れる
電流をＮＰＮトランジスタＱ８を介してＧＮＤにバイパ
スし出力端ｄには出力電流は出力されない。
次に、入力端ａの電位がＥ２より高い時（例えばＶｃｃ
） 、ＰＮＰ トランジスタＱ４．Ｑ５及びＱ６．Ｑ７
のダーリントン接続で構成される第１の差動増幅回路の
Ｐ、ＮＰ）ランジスタＱ４．Ｑ５側が導通し、ＰＮＰト
ランジスタＱ５のコレクタに接続される出力端Ｃより出
力電流が出力される。この時、ＶＣＣ＞ Ｅ２ ＞ Ｅ
３の関係から第２の差動増幅器はトランジスタＱｌｌ。
） 、ＰＮＰ トランジスタＱ４．Ｑ５及びＱ６．Ｑ７
のダーリントン接続で構成される第１の差動増幅回路の
Ｐ、ＮＰ）ランジスタＱ４．Ｑ５側が導通し、ＰＮＰト
ランジスタＱ５のコレクタに接続される出力端Ｃより出
力電流が出力される。この時、ＶＣＣ＞ Ｅ２ ＞ Ｅ
３の関係から第２の差動増幅器はトランジスタＱｌｌ。
Ｑｔ２側が導通し、出力端すには出力電流は流れない。
次に、入力端ａの電位がＥ２とＥ３間の電位の時、上記
第１の差動増幅回路のＰＮＰ）ランジスタＱ６．Ｑ７側
が導通しＰＮＰトランジスタＱ６のコレクタに接続され
る出力端ｄより出力電流が出力される。なお、この時、
第２の差動増幅回路のＰＮＰ ）ランジスタＱ９．ＱＩ
Ｏ側の非導通になっていて抵抗Ｒ３にバイアスされない
ため、ＮＰＮトランジスタＱ８は非導通となっている。
第１の差動増幅回路のＰＮＰ）ランジスタＱ６．Ｑ７側
が導通しＰＮＰトランジスタＱ６のコレクタに接続され
る出力端ｄより出力電流が出力される。なお、この時、
第２の差動増幅回路のＰＮＰ ）ランジスタＱ９．ＱＩ
Ｏ側の非導通になっていて抵抗Ｒ３にバイアスされない
ため、ＮＰＮトランジスタＱ８は非導通となっている。
上述した従来の３値論理回路では、スレッシュホールド
電位を基準電圧源Ｅ２ 、Ｂ３の電圧値Ｅ２Ｅ３で決定
しており、３値論理回路として動作させる為には、電源
ＶＣＣの電圧をＶＣＣとし、トランジスタＱ５のエミッ
タと電源ＶＣＣ間の電圧を■ｃ１１：、トランジスタＱ
４のベース・エミッタ間の電圧をＶＢＥ４ 、）ランジ
スタＱ５のベース・エミッタ間の電圧をＶＢＥ５ （以
下、トランジスタのベース・エミッタ間の電圧をＶＢＥ
と記す）とした場合、基準電圧源Ｅ２の電位は、 Ｖ ＣＣ（Ｖ ＣＥ＋ Ｖ ＢＨ３＋Ｖ Ｂ２５ ）以
下に設定し、さらに基準電圧源Ｅ３の電位は、ＧＮＤか
らトランジスタ１コ分の■８Ｅ電圧以上に設定しなけれ
はならない。
電位を基準電圧源Ｅ２ 、Ｂ３の電圧値Ｅ２Ｅ３で決定
しており、３値論理回路として動作させる為には、電源
ＶＣＣの電圧をＶＣＣとし、トランジスタＱ５のエミッ
タと電源ＶＣＣ間の電圧を■ｃ１１：、トランジスタＱ
４のベース・エミッタ間の電圧をＶＢＥ４ 、）ランジ
スタＱ５のベース・エミッタ間の電圧をＶＢＥ５ （以
下、トランジスタのベース・エミッタ間の電圧をＶＢＥ
と記す）とした場合、基準電圧源Ｅ２の電位は、 Ｖ ＣＣ（Ｖ ＣＥ＋ Ｖ ＢＨ３＋Ｖ Ｂ２５ ）以
下に設定し、さらに基準電圧源Ｅ３の電位は、ＧＮＤか
らトランジスタ１コ分の■８Ｅ電圧以上に設定しなけれ
はならない。
次に、基準電圧源Ｅ２ 、Ｂ３間の電位差をトランジス
タ１コ分のＶＢ２電圧だけ設けた場合、従来の３値論理
回路を動作させる為には電源ＶＣＣの電圧として、（Ｖ
ｃａ＋ＶＢａＸ４ ） （Ｖ）以上の電圧（約３．８
Ｖ）が必要となってくる。
タ１コ分のＶＢ２電圧だけ設けた場合、従来の３値論理
回路を動作させる為には電源ＶＣＣの電圧として、（Ｖ
ｃａ＋ＶＢａＸ４ ） （Ｖ）以上の電圧（約３．８
Ｖ）が必要となってくる。
本発明の３値論理回路の一つは、第１の直流電源と、こ
の第１の直流電源の電圧よりも低い電圧を有する第２の
直流電源と、前記第１の直流電源に一端を接続した第１
の定電流源と、この第１の定電流源の他端にアノードを
接続し、カソードを入力端に接続した第１のダイオード
、および前記第１の定電流源の他端にベースを接続し、
エミッタを前記入力端に接続し、コレクタを第１の出力
端に接続した第１のトランジスタからなる第１のカレン
トミラー回路と、一端を最低電位に接続し外箱２の定電
流源と、この第２の定電流源の他端にカソードを接続し
、アノードを前記入力端に接続した第２のダイオード、
および前記第２の定電流源の他端にベースを接続し、エ
ミッタを前記入力端に接続し、コレクタを第２の出力端
に接続した第２のトランジスタからなる第２のカレント
ミラー回路と、前記第１の定電流源の他端にアノードを
接続しカソードを前記第２の定電流源の他端に接続した
第３のダイオード、およびこの第３のダイオードのアノ
ードにベースを接続し、エミッタを前記第３のダイオー
ドのカソードに接続し、コレクタを第３の出力端に接続
した第３のトランジスタからなる第３のカレントミラー
回路と、前記第１の定電流源の他端と前記第２の直流電
源間に接続した第１の抵抗と、前記第２の定電流源の他
端と前記第２の直流電源間に接続した第２の抵抗とを具
備することを特徴とする。
の第１の直流電源の電圧よりも低い電圧を有する第２の
直流電源と、前記第１の直流電源に一端を接続した第１
の定電流源と、この第１の定電流源の他端にアノードを
接続し、カソードを入力端に接続した第１のダイオード
、および前記第１の定電流源の他端にベースを接続し、
エミッタを前記入力端に接続し、コレクタを第１の出力
端に接続した第１のトランジスタからなる第１のカレン
トミラー回路と、一端を最低電位に接続し外箱２の定電
流源と、この第２の定電流源の他端にカソードを接続し
、アノードを前記入力端に接続した第２のダイオード、
および前記第２の定電流源の他端にベースを接続し、エ
ミッタを前記入力端に接続し、コレクタを第２の出力端
に接続した第２のトランジスタからなる第２のカレント
ミラー回路と、前記第１の定電流源の他端にアノードを
接続しカソードを前記第２の定電流源の他端に接続した
第３のダイオード、およびこの第３のダイオードのアノ
ードにベースを接続し、エミッタを前記第３のダイオー
ドのカソードに接続し、コレクタを第３の出力端に接続
した第３のトランジスタからなる第３のカレントミラー
回路と、前記第１の定電流源の他端と前記第２の直流電
源間に接続した第１の抵抗と、前記第２の定電流源の他
端と前記第２の直流電源間に接続した第２の抵抗とを具
備することを特徴とする。
本発明の３値論理回路の他の一つは、第１の直流電源と
、この第１の直流電源の電圧よりも低い電圧を有する第
２の直流電源と、前記第１の直流電源に一端を接続した
第１の定電流源と、この第１の定電流源の他端にアノー
ドを接続し、カソードを入力端に接続した第１のダイオ
ード、および前記第１の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第１の
出力端に接続した第１のトランジスタからなる第１のカ
レントミラー回路と、一端を最低電位に接続した第２の
定電流源と、この第２の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第２のダイオー
ド、および前記第２の定電流源の他端ベースを接続し、
エミ・ツタを前記入力端に接続し、コレクタを第２の出
力端に接続した第２のトランジスタからなる第２のカレ
ントミラー回路と、前記第１の定電流源の他端にアノー
ドを接続しカソードを前記第２の定電流源の他端に接続
した第３のダイオード、およびこの第３のダイオードの
アノードにエミッタを接続し、ベースを前記第３のダイ
オードのカソードに接続し、コレクタを第３の出力端に
接続した第３のトランジスタからなる第３のカレントミ
ラー回路゛と、前記第１の定電流源の他端と前記第２の
直流電源間に接続した第１の抵抗と、前記第２の定電流
源と他端と前記第２の直流電源間に接続した第２の抵抗
とを具備することを特徴とする。
、この第１の直流電源の電圧よりも低い電圧を有する第
２の直流電源と、前記第１の直流電源に一端を接続した
第１の定電流源と、この第１の定電流源の他端にアノー
ドを接続し、カソードを入力端に接続した第１のダイオ
ード、および前記第１の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第１の
出力端に接続した第１のトランジスタからなる第１のカ
レントミラー回路と、一端を最低電位に接続した第２の
定電流源と、この第２の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第２のダイオー
ド、および前記第２の定電流源の他端ベースを接続し、
エミ・ツタを前記入力端に接続し、コレクタを第２の出
力端に接続した第２のトランジスタからなる第２のカレ
ントミラー回路と、前記第１の定電流源の他端にアノー
ドを接続しカソードを前記第２の定電流源の他端に接続
した第３のダイオード、およびこの第３のダイオードの
アノードにエミッタを接続し、ベースを前記第３のダイ
オードのカソードに接続し、コレクタを第３の出力端に
接続した第３のトランジスタからなる第３のカレントミ
ラー回路゛と、前記第１の定電流源の他端と前記第２の
直流電源間に接続した第１の抵抗と、前記第２の定電流
源と他端と前記第２の直流電源間に接続した第２の抵抗
とを具備することを特徴とする。
本発明について図面を参照して以下に説明する。
第１図に示す本発明の一実施例は、ダイオードＤ２およ
びトランジスタＱ２で構成される第１のカレントミラー
回路と、ダイオードＤ２のカソードおよびトランジスタ
Ｑ２のエミッタに接続され、ダイオードＤ３およびトラ
ンジスタＱ３で構成される第２のカレントミラー回路と
を有し、ダイオードＤ３のアノードとトランジスタＱ３
のエミッタの接続点に接続される入力端ａの電位が最低
電位（ＧＮＤ）の時、第１のカレントミラー回路が導通
し、定電流源１．の定電流１１と、基準電圧源Ｅ１から
ダ・イオードＤ２に抵抗Ｒ１を介して流れる電流との合
計された電流が、トランジスタＱ２のコレクタに接続さ
れる出力端すより出力する６ 次に、入力端ａの電位が電源ＶＣＣの電圧ＶＣＣの時、
第２のカレントミラー回路が導通し、定電流源Ｉ２の定
電流Ｉ２と、トランジスタＱ、のベース電位と基準電圧
源Ｅ、の電位差により抵抗Ｒ２を介して流れる電流との
合計された電流が、トランジスタＱ３のコレクタに接続
される出力端Ｃより出力する。
びトランジスタＱ２で構成される第１のカレントミラー
回路と、ダイオードＤ２のカソードおよびトランジスタ
Ｑ２のエミッタに接続され、ダイオードＤ３およびトラ
ンジスタＱ３で構成される第２のカレントミラー回路と
を有し、ダイオードＤ３のアノードとトランジスタＱ３
のエミッタの接続点に接続される入力端ａの電位が最低
電位（ＧＮＤ）の時、第１のカレントミラー回路が導通
し、定電流源１．の定電流１１と、基準電圧源Ｅ１から
ダ・イオードＤ２に抵抗Ｒ１を介して流れる電流との合
計された電流が、トランジスタＱ２のコレクタに接続さ
れる出力端すより出力する６ 次に、入力端ａの電位が電源ＶＣＣの電圧ＶＣＣの時、
第２のカレントミラー回路が導通し、定電流源Ｉ２の定
電流Ｉ２と、トランジスタＱ、のベース電位と基準電圧
源Ｅ、の電位差により抵抗Ｒ２を介して流れる電流との
合計された電流が、トランジスタＱ３のコレクタに接続
される出力端Ｃより出力する。
次に、入力端ａの電位が基準電圧源Ｅ、の電圧と同電位
、又はオープン時、第１．第２のカレントミラー回路は
、非導通状態となり、出力端すと出力端Ｃに電流は出力
されない。
、又はオープン時、第１．第２のカレントミラー回路は
、非導通状態となり、出力端すと出力端Ｃに電流は出力
されない。
この時、定電流源Ｉ、の定電流１１はダイオードＤ＋を
介して定電流源Ｉ２に流れ込み、ダイオードＤ！のアノ
ードをＮＰＮトランジスタＱ１のベースに、ダイオード
Ｄ、のカソードをＮＰＮトランジスタＱｌのエミッタに
それぞれ接続して構成される第３のカレントミラー回路
が導通し、定電流源１１の定電流■１がＮＰＮトランジ
スタＱ１のコレクタに接続される出力端ｄより出力する
。即ち入力端ａの電位がＶｃｃの時、定電流源Ｉ２の電
圧分■ｃＥと第２のカレントミラー回路のダイオードＤ
３のＶＢＥ分の電源電圧ＶＣＣ（＝ＶＣＥ＋ＶＢＥ）が
あれば動作可能と成り、入力端ａの電位がＧＮＤの時、
定電流源１１の電圧分Ｖｃεと第１のカレントミラー回
路のダイオードＤ２の７８８分の電源電圧Ｖｃｃ（−Ｖ
。Ｅ＋ＶＢりがあれば動作可能と成り、入力端ａの電位
が基準電圧源Ｅ、の電圧と同電位又はオープン時、定電
流源Ｉ＋の電圧分■。εとダイオードＤ１のＶＢＥ分と
定電流源Ｉ２の電圧分Ｖ（４の電源電圧Ｖ ｃｃ （＝
２ Ｖ ＣＥ＋ＶＢＦ、）があれば動作可能となり、
以上の３条件より、電源電圧Ｖ ＣＣ＝ ２ Ｖ ＣＥ
＋ Ｖ ＢＥの入力端ａの電位が基準電圧源Ｅ１の電圧
と同電位又はオープン時を満足する電源電圧で３条件を
満足する。
介して定電流源Ｉ２に流れ込み、ダイオードＤ！のアノ
ードをＮＰＮトランジスタＱ１のベースに、ダイオード
Ｄ、のカソードをＮＰＮトランジスタＱｌのエミッタに
それぞれ接続して構成される第３のカレントミラー回路
が導通し、定電流源１１の定電流■１がＮＰＮトランジ
スタＱ１のコレクタに接続される出力端ｄより出力する
。即ち入力端ａの電位がＶｃｃの時、定電流源Ｉ２の電
圧分■ｃＥと第２のカレントミラー回路のダイオードＤ
３のＶＢＥ分の電源電圧ＶＣＣ（＝ＶＣＥ＋ＶＢＥ）が
あれば動作可能と成り、入力端ａの電位がＧＮＤの時、
定電流源１１の電圧分Ｖｃεと第１のカレントミラー回
路のダイオードＤ２の７８８分の電源電圧Ｖｃｃ（−Ｖ
。Ｅ＋ＶＢりがあれば動作可能と成り、入力端ａの電位
が基準電圧源Ｅ、の電圧と同電位又はオープン時、定電
流源Ｉ＋の電圧分■。εとダイオードＤ１のＶＢＥ分と
定電流源Ｉ２の電圧分Ｖ（４の電源電圧Ｖ ｃｃ （＝
２ Ｖ ＣＥ＋ＶＢＦ、）があれば動作可能となり、
以上の３条件より、電源電圧Ｖ ＣＣ＝ ２ Ｖ ＣＥ
＋ Ｖ ＢＥの入力端ａの電位が基準電圧源Ｅ１の電圧
と同電位又はオープン時を満足する電源電圧で３条件を
満足する。
又、電源電圧Ｖ ｃｃ＝ ２ Ｖ ＣＥ＋ Ｖ ＢＥ
（約２．ＩＶ）と成り従来的３．８■より低電圧電源化
が計られた。
（約２．ＩＶ）と成り従来的３．８■より低電圧電源化
が計られた。
又、第２図は第１図の実施例においてＮＰＮトランジス
タＱ＋をＰ Ｎ Ｐ トランジスタＱ＋３に置換え、ダ
イオードＤ３のアノードをＰＮＰ）ランジスタＱ＋３の
エミッタにダイオードＤ３のカソードをＰＮＰトランジ
スタＱ１３のベースに接続して成る第３のカレントミラ
ー回路を構成し、第１図の出力端ｄの出力は流入電流で
あるが、第２の出力端ｄの出力は流出電流とした例であ
る。
タＱ＋をＰ Ｎ Ｐ トランジスタＱ＋３に置換え、ダ
イオードＤ３のアノードをＰＮＰ）ランジスタＱ＋３の
エミッタにダイオードＤ３のカソードをＰＮＰトランジ
スタＱ１３のベースに接続して成る第３のカレントミラ
ー回路を構成し、第１図の出力端ｄの出力は流入電流で
あるが、第２の出力端ｄの出力は流出電流とした例であ
る。
以上説明した様に本発明によれば、２．１■までの低電
圧電源で動作可能となる３値論理回路が実現できる。
圧電源で動作可能となる３値論理回路が実現できる。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来例の回路図である。 Ｑ＋〜Ｑ１３・・・トランジスタ、Ｄ、〜Ｄ３・・・ダ
イオード、Ｒ１−Ｒ３・・・抵抗、Ｉ、〜Ｉ３・・・定
電流源、Ｅ、、Ｅ２．Ｅ、・・・基準電圧源、ＶＣＣ・
・・電源、ａ・・・入力端、ｂ〜ｄ・・・出力端。 第３図
他の実施例の回路図、第３図は従来例の回路図である。 Ｑ＋〜Ｑ１３・・・トランジスタ、Ｄ、〜Ｄ３・・・ダ
イオード、Ｒ１−Ｒ３・・・抵抗、Ｉ、〜Ｉ３・・・定
電流源、Ｅ、、Ｅ２．Ｅ、・・・基準電圧源、ＶＣＣ・
・・電源、ａ・・・入力端、ｂ〜ｄ・・・出力端。 第３図
Claims (2)
- （１）第１の直流電源と、この第１の直流電源の電圧よ
りも低い電圧を有する第２の直流電源と、前記第１の直
流電源に一端を接続した第１の定電流源と、この第１の
定電流源の他端にアノードを接続し、カソードを入力端
に接続した第１のダイオード、および前記第１の定電流
源の他端にベースを接続し、エミッタを前記入力端に接
続し、コレクタを第１の出力端に接続した第１のトラン
ジスタからなる第１のカレントミラー回路と、一端を最
低電位に接続した第２の定電流源と、この第２の定電流
源の他端にカソードを接続し、アノードを前記入力端に
接続した第２のダイオード、および前記第２の定電流源
の他端にベースを接続し、エミッタを前記入力端に接続
し、コレクタを第２の出力端に接続した第２のトランジ
スタからなる第２のカレントミラー回路と、前記第１の
定電流源の他端にアノードを接続しカソードを前記第２
の定電流源の他端に接続した第３のダイオード、および
この第３のダイオードのアノードにベースを接続し、エ
ミッタを前記第３のダイオードのカソードに接続し、コ
レクタを第３の出力端に接続した第３のトランジスタか
らなる第３のカレントミラー回路と、前記第１の定電流
源の他端と前記第２の直流電源間に接続した第１の抵抗
と、前記第２の定電流源の他端と前記第２の直流電源間
に接続した第２の抵抗とを具備することを特徴とする３
値論理回路。 - （２）第１の直流電源と、この第１の直流電源の電圧よ
りも低い電圧を有する第２の直流電源と、前記第１の直
流電源に一端を接続した第１の定電流源と、この第１の
定電流源の他端にアノードを接続し、カソードを入力端
に接続した第１のダイオード、および前記第１の定電流
源の他端にベースを接続し、エミッタを前記入力端に接
続し、コレクタを第１の出力端に接続しカソードを前記
第２の定電流源の他端に接続した第１のトランジスタか
らなる第１のカレントミラー回路と、一端を最低電位に
接続した第２の定電流源と、この第２の定電流源の他端
にカソードを接続し、アノードを前記入力端に接続した
第２のダイオード、および前記第２の定電流源の他端に
ベースを接続し、エミッタを前記入力端に接続し、コレ
クタを第２の出力端に接続した第２のトランジスタから
なる第２のカレントミラー回路と、前記第１の定電流源
の他端にアノードを接続した第３のダイオード、および
この第３のダイオードのアノードにエミッタを接続し、
ベースを前記第３のダイオードのカソードに接続し、コ
レクタを第３の出力端に接続した第３のトランジスタか
らなる第３のカレントミラー回路と、前記第１の定電流
源の他端と前記第２の直流電源間に接続した第１の抵抗
と、前記第２の定電流源の他端と前記第２の直流電源間
に接続した第２の抵抗とを具備することを特徴とする３
値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387822A true JPS6387822A (ja) | 1988-04-19 |
| JPH0815259B2 JPH0815259B2 (ja) | 1996-02-14 |
Family
ID=16958449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233655A Expired - Lifetime JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815259B2 (ja) |
-
1986
- 1986-09-30 JP JP61233655A patent/JPH0815259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815259B2 (ja) | 1996-02-14 |
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