JPS6387822A - 3値論理回路 - Google Patents
3値論理回路Info
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- JPS6387822A JPS6387822A JP61233655A JP23365586A JPS6387822A JP S6387822 A JPS6387822 A JP S6387822A JP 61233655 A JP61233655 A JP 61233655A JP 23365586 A JP23365586 A JP 23365586A JP S6387822 A JPS6387822 A JP S6387822A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は3値論理回路に関し、特に、低電源電圧動作に
適するように改良した3値論理回路に関する。
適するように改良した3値論理回路に関する。
従来の3値論理回路は、第3図に示す様に、トランジス
タQ4 、Qs 、Q6 、Q7と定電流源I、で構成
される第1の差動増幅回路と、トランジスタQ9 、
Q+o、 Qll、 Q12と定電流源I3から構成さ
れる第2の差動増幅器回路とがら構成され、前記トラン
ジスタQ4.Q12のそれぞれの゛ベースにそれぞれ電
圧の異なる基準電圧源E2゜E3を設け、トランジスタ
Q+oの2つのコレクタの内一方に抵抗R3の一端を接
続し、その接続点をトランジスタQ8のベースに接続し
、トランジスタQ8のコレクタとトランジスタQ6のコ
レ7 ・夕を接続し、トランジスタQ8のエミッタと抵
抗R5の他端とトランジスタQ4.Q? 、Q9 。
タQ4 、Qs 、Q6 、Q7と定電流源I、で構成
される第1の差動増幅回路と、トランジスタQ9 、
Q+o、 Qll、 Q12と定電流源I3から構成さ
れる第2の差動増幅器回路とがら構成され、前記トラン
ジスタQ4.Q12のそれぞれの゛ベースにそれぞれ電
圧の異なる基準電圧源E2゜E3を設け、トランジスタ
Q+oの2つのコレクタの内一方に抵抗R3の一端を接
続し、その接続点をトランジスタQ8のベースに接続し
、トランジスタQ8のコレクタとトランジスタQ6のコ
レ7 ・夕を接続し、トランジスタQ8のエミッタと抵
抗R5の他端とトランジスタQ4.Q? 、Q9 。
Qll、Qt2のコレクタを低電位端に接続し、トラン
ジスタQ7のベースとトランジスタQ9のベースの接続
点を入力端aとし、入力端aの電位を変化させることに
より、出力がトランジスタQs。
ジスタQ7のベースとトランジスタQ9のベースの接続
点を入力端aとし、入力端aの電位を変化させることに
より、出力がトランジスタQs。
Q6.QlOの各コレクタにそれぞれ単独に出力される
様に構成したものが知られている。
様に構成したものが知られている。
第3図において、基準電圧源E2.E3の電位関係をE
2)E、とすると、入力端aの電位がE3より低い時(
例えばGND)、PNP)ランジスタQ9.QIO及び
Qll、Q12のダーリントン接続で構成される第2の
差動増幅回路のPNPトランジスタQ9.Qt。側が導
通しPNP 1〜ランジスタ10の一方のコレクタに接
続される出力端すより出力電流が出力される。この時、
同様にPNPトランジスタQ4.Q5及びQ6.Q7の
ダーリントン接続で構成される第1の差動増幅回路のP
NPトランジスタQ6.Qフ側が導通しPNPトランジ
スタQ6のコレクタ出力端dに電流は流れるが、上述の
ごと(PNP)ランジスタQ+oが導通しているため、
PNPトランジスタQ+oのもう一方のコレクタに接続
された抵抗R3がバイアスされ、NPN)ランジスタQ
8が導通しPNPトランジスタQ6のコレクタに流れる
電流をNPNトランジスタQ8を介してGNDにバイパ
スし出力端dには出力電流は出力されない。
2)E、とすると、入力端aの電位がE3より低い時(
例えばGND)、PNP)ランジスタQ9.QIO及び
Qll、Q12のダーリントン接続で構成される第2の
差動増幅回路のPNPトランジスタQ9.Qt。側が導
通しPNP 1〜ランジスタ10の一方のコレクタに接
続される出力端すより出力電流が出力される。この時、
同様にPNPトランジスタQ4.Q5及びQ6.Q7の
ダーリントン接続で構成される第1の差動増幅回路のP
NPトランジスタQ6.Qフ側が導通しPNPトランジ
スタQ6のコレクタ出力端dに電流は流れるが、上述の
ごと(PNP)ランジスタQ+oが導通しているため、
PNPトランジスタQ+oのもう一方のコレクタに接続
された抵抗R3がバイアスされ、NPN)ランジスタQ
8が導通しPNPトランジスタQ6のコレクタに流れる
電流をNPNトランジスタQ8を介してGNDにバイパ
スし出力端dには出力電流は出力されない。
次に、入力端aの電位がE2より高い時(例えばVcc
) 、PNP トランジスタQ4.Q5及びQ6.Q7
のダーリントン接続で構成される第1の差動増幅回路の
P、NP)ランジスタQ4.Q5側が導通し、PNPト
ランジスタQ5のコレクタに接続される出力端Cより出
力電流が出力される。この時、VCC> E2 > E
3の関係から第2の差動増幅器はトランジスタQll。
) 、PNP トランジスタQ4.Q5及びQ6.Q7
のダーリントン接続で構成される第1の差動増幅回路の
P、NP)ランジスタQ4.Q5側が導通し、PNPト
ランジスタQ5のコレクタに接続される出力端Cより出
力電流が出力される。この時、VCC> E2 > E
3の関係から第2の差動増幅器はトランジスタQll。
Qt2側が導通し、出力端すには出力電流は流れない。
次に、入力端aの電位がE2とE3間の電位の時、上記
第1の差動増幅回路のPNP)ランジスタQ6.Q7側
が導通しPNPトランジスタQ6のコレクタに接続され
る出力端dより出力電流が出力される。なお、この時、
第2の差動増幅回路のPNP )ランジスタQ9.QI
O側の非導通になっていて抵抗R3にバイアスされない
ため、NPNトランジスタQ8は非導通となっている。
第1の差動増幅回路のPNP)ランジスタQ6.Q7側
が導通しPNPトランジスタQ6のコレクタに接続され
る出力端dより出力電流が出力される。なお、この時、
第2の差動増幅回路のPNP )ランジスタQ9.QI
O側の非導通になっていて抵抗R3にバイアスされない
ため、NPNトランジスタQ8は非導通となっている。
上述した従来の3値論理回路では、スレッシュホールド
電位を基準電圧源E2 、B3の電圧値E2E3で決定
しており、3値論理回路として動作させる為には、電源
VCCの電圧をVCCとし、トランジスタQ5のエミッ
タと電源VCC間の電圧を■c11:、トランジスタQ
4のベース・エミッタ間の電圧をVBE4 、)ランジ
スタQ5のベース・エミッタ間の電圧をVBE5 (以
下、トランジスタのベース・エミッタ間の電圧をVBE
と記す)とした場合、基準電圧源E2の電位は、 V CC(V CE+ V BH3+V B25 )以
下に設定し、さらに基準電圧源E3の電位は、GNDか
らトランジスタ1コ分の■8E電圧以上に設定しなけれ
はならない。
電位を基準電圧源E2 、B3の電圧値E2E3で決定
しており、3値論理回路として動作させる為には、電源
VCCの電圧をVCCとし、トランジスタQ5のエミッ
タと電源VCC間の電圧を■c11:、トランジスタQ
4のベース・エミッタ間の電圧をVBE4 、)ランジ
スタQ5のベース・エミッタ間の電圧をVBE5 (以
下、トランジスタのベース・エミッタ間の電圧をVBE
と記す)とした場合、基準電圧源E2の電位は、 V CC(V CE+ V BH3+V B25 )以
下に設定し、さらに基準電圧源E3の電位は、GNDか
らトランジスタ1コ分の■8E電圧以上に設定しなけれ
はならない。
次に、基準電圧源E2 、B3間の電位差をトランジス
タ1コ分のVB2電圧だけ設けた場合、従来の3値論理
回路を動作させる為には電源VCCの電圧として、(V
ca+VBaX4 ) (V)以上の電圧(約3.8
V)が必要となってくる。
タ1コ分のVB2電圧だけ設けた場合、従来の3値論理
回路を動作させる為には電源VCCの電圧として、(V
ca+VBaX4 ) (V)以上の電圧(約3.8
V)が必要となってくる。
本発明の3値論理回路の一つは、第1の直流電源と、こ
の第1の直流電源の電圧よりも低い電圧を有する第2の
直流電源と、前記第1の直流電源に一端を接続した第1
の定電流源と、この第1の定電流源の他端にアノードを
接続し、カソードを入力端に接続した第1のダイオード
、および前記第1の定電流源の他端にベースを接続し、
エミッタを前記入力端に接続し、コレクタを第1の出力
端に接続した第1のトランジスタからなる第1のカレン
トミラー回路と、一端を最低電位に接続し外箱2の定電
流源と、この第2の定電流源の他端にカソードを接続し
、アノードを前記入力端に接続した第2のダイオード、
および前記第2の定電流源の他端にベースを接続し、エ
ミッタを前記入力端に接続し、コレクタを第2の出力端
に接続した第2のトランジスタからなる第2のカレント
ミラー回路と、前記第1の定電流源の他端にアノードを
接続しカソードを前記第2の定電流源の他端に接続した
第3のダイオード、およびこの第3のダイオードのアノ
ードにベースを接続し、エミッタを前記第3のダイオー
ドのカソードに接続し、コレクタを第3の出力端に接続
した第3のトランジスタからなる第3のカレントミラー
回路と、前記第1の定電流源の他端と前記第2の直流電
源間に接続した第1の抵抗と、前記第2の定電流源の他
端と前記第2の直流電源間に接続した第2の抵抗とを具
備することを特徴とする。
の第1の直流電源の電圧よりも低い電圧を有する第2の
直流電源と、前記第1の直流電源に一端を接続した第1
の定電流源と、この第1の定電流源の他端にアノードを
接続し、カソードを入力端に接続した第1のダイオード
、および前記第1の定電流源の他端にベースを接続し、
エミッタを前記入力端に接続し、コレクタを第1の出力
端に接続した第1のトランジスタからなる第1のカレン
トミラー回路と、一端を最低電位に接続し外箱2の定電
流源と、この第2の定電流源の他端にカソードを接続し
、アノードを前記入力端に接続した第2のダイオード、
および前記第2の定電流源の他端にベースを接続し、エ
ミッタを前記入力端に接続し、コレクタを第2の出力端
に接続した第2のトランジスタからなる第2のカレント
ミラー回路と、前記第1の定電流源の他端にアノードを
接続しカソードを前記第2の定電流源の他端に接続した
第3のダイオード、およびこの第3のダイオードのアノ
ードにベースを接続し、エミッタを前記第3のダイオー
ドのカソードに接続し、コレクタを第3の出力端に接続
した第3のトランジスタからなる第3のカレントミラー
回路と、前記第1の定電流源の他端と前記第2の直流電
源間に接続した第1の抵抗と、前記第2の定電流源の他
端と前記第2の直流電源間に接続した第2の抵抗とを具
備することを特徴とする。
本発明の3値論理回路の他の一つは、第1の直流電源と
、この第1の直流電源の電圧よりも低い電圧を有する第
2の直流電源と、前記第1の直流電源に一端を接続した
第1の定電流源と、この第1の定電流源の他端にアノー
ドを接続し、カソードを入力端に接続した第1のダイオ
ード、および前記第1の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第1の
出力端に接続した第1のトランジスタからなる第1のカ
レントミラー回路と、一端を最低電位に接続した第2の
定電流源と、この第2の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第2のダイオー
ド、および前記第2の定電流源の他端ベースを接続し、
エミ・ツタを前記入力端に接続し、コレクタを第2の出
力端に接続した第2のトランジスタからなる第2のカレ
ントミラー回路と、前記第1の定電流源の他端にアノー
ドを接続しカソードを前記第2の定電流源の他端に接続
した第3のダイオード、およびこの第3のダイオードの
アノードにエミッタを接続し、ベースを前記第3のダイ
オードのカソードに接続し、コレクタを第3の出力端に
接続した第3のトランジスタからなる第3のカレントミ
ラー回路゛と、前記第1の定電流源の他端と前記第2の
直流電源間に接続した第1の抵抗と、前記第2の定電流
源と他端と前記第2の直流電源間に接続した第2の抵抗
とを具備することを特徴とする。
、この第1の直流電源の電圧よりも低い電圧を有する第
2の直流電源と、前記第1の直流電源に一端を接続した
第1の定電流源と、この第1の定電流源の他端にアノー
ドを接続し、カソードを入力端に接続した第1のダイオ
ード、および前記第1の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第1の
出力端に接続した第1のトランジスタからなる第1のカ
レントミラー回路と、一端を最低電位に接続した第2の
定電流源と、この第2の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第2のダイオー
ド、および前記第2の定電流源の他端ベースを接続し、
エミ・ツタを前記入力端に接続し、コレクタを第2の出
力端に接続した第2のトランジスタからなる第2のカレ
ントミラー回路と、前記第1の定電流源の他端にアノー
ドを接続しカソードを前記第2の定電流源の他端に接続
した第3のダイオード、およびこの第3のダイオードの
アノードにエミッタを接続し、ベースを前記第3のダイ
オードのカソードに接続し、コレクタを第3の出力端に
接続した第3のトランジスタからなる第3のカレントミ
ラー回路゛と、前記第1の定電流源の他端と前記第2の
直流電源間に接続した第1の抵抗と、前記第2の定電流
源と他端と前記第2の直流電源間に接続した第2の抵抗
とを具備することを特徴とする。
本発明について図面を参照して以下に説明する。
第1図に示す本発明の一実施例は、ダイオードD2およ
びトランジスタQ2で構成される第1のカレントミラー
回路と、ダイオードD2のカソードおよびトランジスタ
Q2のエミッタに接続され、ダイオードD3およびトラ
ンジスタQ3で構成される第2のカレントミラー回路と
を有し、ダイオードD3のアノードとトランジスタQ3
のエミッタの接続点に接続される入力端aの電位が最低
電位(GND)の時、第1のカレントミラー回路が導通
し、定電流源1.の定電流11と、基準電圧源E1から
ダ・イオードD2に抵抗R1を介して流れる電流との合
計された電流が、トランジスタQ2のコレクタに接続さ
れる出力端すより出力する6 次に、入力端aの電位が電源VCCの電圧VCCの時、
第2のカレントミラー回路が導通し、定電流源I2の定
電流I2と、トランジスタQ、のベース電位と基準電圧
源E、の電位差により抵抗R2を介して流れる電流との
合計された電流が、トランジスタQ3のコレクタに接続
される出力端Cより出力する。
びトランジスタQ2で構成される第1のカレントミラー
回路と、ダイオードD2のカソードおよびトランジスタ
Q2のエミッタに接続され、ダイオードD3およびトラ
ンジスタQ3で構成される第2のカレントミラー回路と
を有し、ダイオードD3のアノードとトランジスタQ3
のエミッタの接続点に接続される入力端aの電位が最低
電位(GND)の時、第1のカレントミラー回路が導通
し、定電流源1.の定電流11と、基準電圧源E1から
ダ・イオードD2に抵抗R1を介して流れる電流との合
計された電流が、トランジスタQ2のコレクタに接続さ
れる出力端すより出力する6 次に、入力端aの電位が電源VCCの電圧VCCの時、
第2のカレントミラー回路が導通し、定電流源I2の定
電流I2と、トランジスタQ、のベース電位と基準電圧
源E、の電位差により抵抗R2を介して流れる電流との
合計された電流が、トランジスタQ3のコレクタに接続
される出力端Cより出力する。
次に、入力端aの電位が基準電圧源E、の電圧と同電位
、又はオープン時、第1.第2のカレントミラー回路は
、非導通状態となり、出力端すと出力端Cに電流は出力
されない。
、又はオープン時、第1.第2のカレントミラー回路は
、非導通状態となり、出力端すと出力端Cに電流は出力
されない。
この時、定電流源I、の定電流11はダイオードD+を
介して定電流源I2に流れ込み、ダイオードD!のアノ
ードをNPNトランジスタQ1のベースに、ダイオード
D、のカソードをNPNトランジスタQlのエミッタに
それぞれ接続して構成される第3のカレントミラー回路
が導通し、定電流源11の定電流■1がNPNトランジ
スタQ1のコレクタに接続される出力端dより出力する
。即ち入力端aの電位がVccの時、定電流源I2の電
圧分■cEと第2のカレントミラー回路のダイオードD
3のVBE分の電源電圧VCC(=VCE+VBE)が
あれば動作可能と成り、入力端aの電位がGNDの時、
定電流源11の電圧分Vcεと第1のカレントミラー回
路のダイオードD2の788分の電源電圧Vcc(−V
。E+VBりがあれば動作可能と成り、入力端aの電位
が基準電圧源E、の電圧と同電位又はオープン時、定電
流源I+の電圧分■。εとダイオードD1のVBE分と
定電流源I2の電圧分V(4の電源電圧V cc (=
2 V CE+VBF、)があれば動作可能となり、
以上の3条件より、電源電圧V CC= 2 V CE
+ V BEの入力端aの電位が基準電圧源E1の電圧
と同電位又はオープン時を満足する電源電圧で3条件を
満足する。
介して定電流源I2に流れ込み、ダイオードD!のアノ
ードをNPNトランジスタQ1のベースに、ダイオード
D、のカソードをNPNトランジスタQlのエミッタに
それぞれ接続して構成される第3のカレントミラー回路
が導通し、定電流源11の定電流■1がNPNトランジ
スタQ1のコレクタに接続される出力端dより出力する
。即ち入力端aの電位がVccの時、定電流源I2の電
圧分■cEと第2のカレントミラー回路のダイオードD
3のVBE分の電源電圧VCC(=VCE+VBE)が
あれば動作可能と成り、入力端aの電位がGNDの時、
定電流源11の電圧分Vcεと第1のカレントミラー回
路のダイオードD2の788分の電源電圧Vcc(−V
。E+VBりがあれば動作可能と成り、入力端aの電位
が基準電圧源E、の電圧と同電位又はオープン時、定電
流源I+の電圧分■。εとダイオードD1のVBE分と
定電流源I2の電圧分V(4の電源電圧V cc (=
2 V CE+VBF、)があれば動作可能となり、
以上の3条件より、電源電圧V CC= 2 V CE
+ V BEの入力端aの電位が基準電圧源E1の電圧
と同電位又はオープン時を満足する電源電圧で3条件を
満足する。
又、電源電圧V cc= 2 V CE+ V BE
(約2.IV)と成り従来的3.8■より低電圧電源化
が計られた。
(約2.IV)と成り従来的3.8■より低電圧電源化
が計られた。
又、第2図は第1図の実施例においてNPNトランジス
タQ+をP N P トランジスタQ+3に置換え、ダ
イオードD3のアノードをPNP)ランジスタQ+3の
エミッタにダイオードD3のカソードをPNPトランジ
スタQ13のベースに接続して成る第3のカレントミラ
ー回路を構成し、第1図の出力端dの出力は流入電流で
あるが、第2の出力端dの出力は流出電流とした例であ
る。
タQ+をP N P トランジスタQ+3に置換え、ダ
イオードD3のアノードをPNP)ランジスタQ+3の
エミッタにダイオードD3のカソードをPNPトランジ
スタQ13のベースに接続して成る第3のカレントミラ
ー回路を構成し、第1図の出力端dの出力は流入電流で
あるが、第2の出力端dの出力は流出電流とした例であ
る。
以上説明した様に本発明によれば、2.1■までの低電
圧電源で動作可能となる3値論理回路が実現できる。
圧電源で動作可能となる3値論理回路が実現できる。
第1図は本発明の一実施例の回路図、第2図は本発明の
他の実施例の回路図、第3図は従来例の回路図である。 Q+〜Q13・・・トランジスタ、D、〜D3・・・ダ
イオード、R1−R3・・・抵抗、I、〜I3・・・定
電流源、E、、E2.E、・・・基準電圧源、VCC・
・・電源、a・・・入力端、b〜d・・・出力端。 第3図
他の実施例の回路図、第3図は従来例の回路図である。 Q+〜Q13・・・トランジスタ、D、〜D3・・・ダ
イオード、R1−R3・・・抵抗、I、〜I3・・・定
電流源、E、、E2.E、・・・基準電圧源、VCC・
・・電源、a・・・入力端、b〜d・・・出力端。 第3図
Claims (2)
- (1)第1の直流電源と、この第1の直流電源の電圧よ
りも低い電圧を有する第2の直流電源と、前記第1の直
流電源に一端を接続した第1の定電流源と、この第1の
定電流源の他端にアノードを接続し、カソードを入力端
に接続した第1のダイオード、および前記第1の定電流
源の他端にベースを接続し、エミッタを前記入力端に接
続し、コレクタを第1の出力端に接続した第1のトラン
ジスタからなる第1のカレントミラー回路と、一端を最
低電位に接続した第2の定電流源と、この第2の定電流
源の他端にカソードを接続し、アノードを前記入力端に
接続した第2のダイオード、および前記第2の定電流源
の他端にベースを接続し、エミッタを前記入力端に接続
し、コレクタを第2の出力端に接続した第2のトランジ
スタからなる第2のカレントミラー回路と、前記第1の
定電流源の他端にアノードを接続しカソードを前記第2
の定電流源の他端に接続した第3のダイオード、および
この第3のダイオードのアノードにベースを接続し、エ
ミッタを前記第3のダイオードのカソードに接続し、コ
レクタを第3の出力端に接続した第3のトランジスタか
らなる第3のカレントミラー回路と、前記第1の定電流
源の他端と前記第2の直流電源間に接続した第1の抵抗
と、前記第2の定電流源の他端と前記第2の直流電源間
に接続した第2の抵抗とを具備することを特徴とする3
値論理回路。 - (2)第1の直流電源と、この第1の直流電源の電圧よ
りも低い電圧を有する第2の直流電源と、前記第1の直
流電源に一端を接続した第1の定電流源と、この第1の
定電流源の他端にアノードを接続し、カソードを入力端
に接続した第1のダイオード、および前記第1の定電流
源の他端にベースを接続し、エミッタを前記入力端に接
続し、コレクタを第1の出力端に接続しカソードを前記
第2の定電流源の他端に接続した第1のトランジスタか
らなる第1のカレントミラー回路と、一端を最低電位に
接続した第2の定電流源と、この第2の定電流源の他端
にカソードを接続し、アノードを前記入力端に接続した
第2のダイオード、および前記第2の定電流源の他端に
ベースを接続し、エミッタを前記入力端に接続し、コレ
クタを第2の出力端に接続した第2のトランジスタから
なる第2のカレントミラー回路と、前記第1の定電流源
の他端にアノードを接続した第3のダイオード、および
この第3のダイオードのアノードにエミッタを接続し、
ベースを前記第3のダイオードのカソードに接続し、コ
レクタを第3の出力端に接続した第3のトランジスタか
らなる第3のカレントミラー回路と、前記第1の定電流
源の他端と前記第2の直流電源間に接続した第1の抵抗
と、前記第2の定電流源の他端と前記第2の直流電源間
に接続した第2の抵抗とを具備することを特徴とする3
値論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | 3値論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | 3値論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6387822A true JPS6387822A (ja) | 1988-04-19 |
JPH0815259B2 JPH0815259B2 (ja) | 1996-02-14 |
Family
ID=16958449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61233655A Expired - Lifetime JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | 3値論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0815259B2 (ja) |
-
1986
- 1986-09-30 JP JP61233655A patent/JPH0815259B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0815259B2 (ja) | 1996-02-14 |
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