JP2710362B2 - 3値論理回路 - Google Patents
3値論理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は3値論理回路に関し、特に低電源電圧動作に
適する3値論理回路に関する。
適する3値論理回路に関する。
従来の3値論理回路は、第2図に示す様にトランジス
タQ4,Q5,Q6,Q7と定電流源I1で構成される第1の差動増
幅回路とトランジスタQ9,Q10,Q11,Q12と定電流源I3から
構成される第2の差動増幅回路とから構成され、前記ト
ランジスタQ4,Q12のそれぞれのベースに、それぞれ電圧
の異なる基準電圧源E2,E3を設け、トランジスタQ10の2
つのコレクタの内の一方に抵抗R3の一端を接続し、その
接続点をトランジスタQ8のベースに接続し、トランジス
タQ8のコレクタとトランジスタQ6のコレクタを接続し、
トランジスタQ8のエミッタと抵抗R3の他端とトランジス
タQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続し、ト
ランジスタQ9のベースの接続点を入力端aとし、入力端
aの電位を変化させることにより出力がトランジスタ
Q5,Q6,Q10の各コレクタにそれぞれ単独に出力される様
に構成したものが知られている。
タQ4,Q5,Q6,Q7と定電流源I1で構成される第1の差動増
幅回路とトランジスタQ9,Q10,Q11,Q12と定電流源I3から
構成される第2の差動増幅回路とから構成され、前記ト
ランジスタQ4,Q12のそれぞれのベースに、それぞれ電圧
の異なる基準電圧源E2,E3を設け、トランジスタQ10の2
つのコレクタの内の一方に抵抗R3の一端を接続し、その
接続点をトランジスタQ8のベースに接続し、トランジス
タQ8のコレクタとトランジスタQ6のコレクタを接続し、
トランジスタQ8のエミッタと抵抗R3の他端とトランジス
タQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続し、ト
ランジスタQ9のベースの接続点を入力端aとし、入力端
aの電位を変化させることにより出力がトランジスタ
Q5,Q6,Q10の各コレクタにそれぞれ単独に出力される様
に構成したものが知られている。
第2図において基準電圧源E2,E3の電位関係をE2>E3
とすると入力端aの電位がE3より低い時(例えばGND)P
NPトランジスタQ9,Q10及びQ11,Q12のダーリントン接続
で構成される第2の差動増幅回路のPNPトランジスタQ9,
Q10側が導通し、PNPトランジスタQ10の一方のコレクタ
に接続される出力端bより出力電流が出力される。この
時同様にPNPトランジスタQ4,Q5,及びQ6,Q7のダーリント
ン接続で構成される第1の差動増幅回路のPNPトランジ
スタQ6,Q7側か導通し、PNPトランジスタQ6のコレクタ出
力端dに電流は流れるが、上述のごとくPNPトランジス
タQ10が導通しているため、PNPトランジスタQ10のもう
一方のコレクタに接続された抵抗R3がバイアスされNPN
トランジスタQ8が導通し、PNPトランジスタQ6のコレク
タな流れる電流をNPNトランジスタQ8を介してGNDにバイ
パスし、出力端dには出力電流は出力されない。
とすると入力端aの電位がE3より低い時(例えばGND)P
NPトランジスタQ9,Q10及びQ11,Q12のダーリントン接続
で構成される第2の差動増幅回路のPNPトランジスタQ9,
Q10側が導通し、PNPトランジスタQ10の一方のコレクタ
に接続される出力端bより出力電流が出力される。この
時同様にPNPトランジスタQ4,Q5,及びQ6,Q7のダーリント
ン接続で構成される第1の差動増幅回路のPNPトランジ
スタQ6,Q7側か導通し、PNPトランジスタQ6のコレクタ出
力端dに電流は流れるが、上述のごとくPNPトランジス
タQ10が導通しているため、PNPトランジスタQ10のもう
一方のコレクタに接続された抵抗R3がバイアスされNPN
トランジスタQ8が導通し、PNPトランジスタQ6のコレク
タな流れる電流をNPNトランジスタQ8を介してGNDにバイ
パスし、出力端dには出力電流は出力されない。
次に入力端aの電位がE2より高い時(例えばVcc)、P
NPトランジスタQ4,Q5及びQ6,Q7のダーリントン接続で構
成される第1の差動増幅回路のPNPトランジスタQ4,Q5側
が導通し、PNPトランジスタQ5のコレクタに接続される
出力端cより出力電流が出力される。この時Vcc>E2>E
3の関係から第2の差動増幅器はトランジスタQ11,Q12側
が導通し、出力端bには出力電流は流れない。
NPトランジスタQ4,Q5及びQ6,Q7のダーリントン接続で構
成される第1の差動増幅回路のPNPトランジスタQ4,Q5側
が導通し、PNPトランジスタQ5のコレクタに接続される
出力端cより出力電流が出力される。この時Vcc>E2>E
3の関係から第2の差動増幅器はトランジスタQ11,Q12側
が導通し、出力端bには出力電流は流れない。
次に入力端aの電位がE2とE3間の電位の時、上記第1
の差動増幅回路のPNPトランジスタQ6,Q7側が導通し、PN
PトランジスタQ6のコレクタに接続される出力端dより
出力電流が出力される。なお、この時、第2の差動増幅
回路のPNPトランジスタQ9,Q10側は非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
の差動増幅回路のPNPトランジスタQ6,Q7側が導通し、PN
PトランジスタQ6のコレクタに接続される出力端dより
出力電流が出力される。なお、この時、第2の差動増幅
回路のPNPトランジスタQ9,Q10側は非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
上述した従来の3値論理回路では、スレッシュホール
ド電位を基準電圧源E2,E3の電圧値E2,E3で決定してお
り、3値論理回路として動作させる為には、電源Vccの
電圧をVccとし、トランジスタQ5のエミッタと電源Vcc間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5(以下トランジスタのベース・エミッタ間の電
圧をVBEと記す)とした場合、基準電圧源E2の電位は、V
cc−(VCE+VBE4+VBE5)以下に設定し、さらに基準電
圧源E3の電位は、GNDからトランジスタ1コ分のVBE電圧
以上に設定しなければならない。
ド電位を基準電圧源E2,E3の電圧値E2,E3で決定してお
り、3値論理回路として動作させる為には、電源Vccの
電圧をVccとし、トランジスタQ5のエミッタと電源Vcc間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5(以下トランジスタのベース・エミッタ間の電
圧をVBEと記す)とした場合、基準電圧源E2の電位は、V
cc−(VCE+VBE4+VBE5)以下に設定し、さらに基準電
圧源E3の電位は、GNDからトランジスタ1コ分のVBE電圧
以上に設定しなければならない。
次に基準電圧源E2,E3間の電位差をトランジスタ1コ
分のVBE電圧だけ設けた場合、従来の3値論理回路を動
作させる為には、電源Vccの電圧として(VCE+VBE×
4)〔V〕以上の電圧(約3.8V)が必要となってくる。
分のVBE電圧だけ設けた場合、従来の3値論理回路を動
作させる為には、電源Vccの電圧として(VCE+VBE×
4)〔V〕以上の電圧(約3.8V)が必要となってくる。
第1図に示す本発明の3値論理回路は、第1のPNPト
ランジスタQ4のベースに抵抗R3を介して、基準電圧源E1
を接続し、第1のPNPトランジスタQ4のエミッタと第2
のPNPトランジスタQ5のエミッタを接続して構成する差
動の共通エミッタに、電流源I1を接続し、前記第1のPN
PトランジスタQ4のコレクタを第1のカレントミラー回
路3の入力に接続し、前記第2のPNPトランジスタQ5の
コレクタを第2のカレントミラー回路2の入力に接続
し、前記第2のカレントミラー回路の出力の第2NPNトラ
ンジスタQ2のコレクタを第3のカレントミラー回路1の
入力に接続し、前記第3のカレントミラー回路1の第1
の出力の第5のPNPトランジスタQ1のコレクタから第1
の抵抗R1を介して前記第2のPNPトランジスタQ5のベー
スに接続し、前記第1のカレントミラー回路3の第1の
出力の第3NPNトランジスタQ3のコレクタから第2の抵抗
R2を介して、前記第2のPNPトランジスタQ5のベースに
接続し、第1のダイオードD5のアノードと第1のNPNト
ランジスタQ7のベースを接続し、第1のダイオードD5の
カソードと第1のNPNトランジスタQ7のエミッタを接続
し、第2のダイオードD6のカソードと第3のPNPトラン
ジスタQ8のベースを接続し、第2のダイオードD6のアノ
ードと第3のPNPトランジスタQ8のエミッタを接続し、
前記第1のダイオードD5のカソードと前記第2のダイオ
ードD6のアノードを接続し、前記第3のカレントミラー
回路1の第1出力の第5PNDトランジスタQ1のコレクタを
前記第1NPNトランジスタQ7のベースと第1のダイオード
D5のアノードの接続点と第3のダイオードD4のアノード
に接続し、前記第1のカレントミラー回路3の第1の出
力の第3のNPNトランジスタQ3のコレクタが前記第3の
ダイオードD4のカソードと前記第3のPNPトランジスタQ
8のベースと第2のダイオードD6のカソードの接続点に
接続し、前記第1のカレントミラー回路3の第2の出力
の第4NPNトランジスタQ6のコレクタが第1のPNPトラン
ジスタQ4のベースに接続し、第3のカレントミラー回路
1の第2の出力の第4のPNPトランジスタQ9のコレクタ
を第1のPNPトランジスタQ4のベースに接続し、前記、
第1のダイオードD5のカソードと前記第1のNPNトラン
ジスタQ7のエミッタと前記第2のダイオードD6のアノー
ドと前記第3のPNPトランジスタQ8のエミッタの共通接
続点を制御端aとし、前記、第1のNPNトランジスタQ7
のコレクタを第1の出力端bとし、前記第3のPNPトラ
ンジスタQ8のコレクタを第2の出力端cとしている。
ランジスタQ4のベースに抵抗R3を介して、基準電圧源E1
を接続し、第1のPNPトランジスタQ4のエミッタと第2
のPNPトランジスタQ5のエミッタを接続して構成する差
動の共通エミッタに、電流源I1を接続し、前記第1のPN
PトランジスタQ4のコレクタを第1のカレントミラー回
路3の入力に接続し、前記第2のPNPトランジスタQ5の
コレクタを第2のカレントミラー回路2の入力に接続
し、前記第2のカレントミラー回路の出力の第2NPNトラ
ンジスタQ2のコレクタを第3のカレントミラー回路1の
入力に接続し、前記第3のカレントミラー回路1の第1
の出力の第5のPNPトランジスタQ1のコレクタから第1
の抵抗R1を介して前記第2のPNPトランジスタQ5のベー
スに接続し、前記第1のカレントミラー回路3の第1の
出力の第3NPNトランジスタQ3のコレクタから第2の抵抗
R2を介して、前記第2のPNPトランジスタQ5のベースに
接続し、第1のダイオードD5のアノードと第1のNPNト
ランジスタQ7のベースを接続し、第1のダイオードD5の
カソードと第1のNPNトランジスタQ7のエミッタを接続
し、第2のダイオードD6のカソードと第3のPNPトラン
ジスタQ8のベースを接続し、第2のダイオードD6のアノ
ードと第3のPNPトランジスタQ8のエミッタを接続し、
前記第1のダイオードD5のカソードと前記第2のダイオ
ードD6のアノードを接続し、前記第3のカレントミラー
回路1の第1出力の第5PNDトランジスタQ1のコレクタを
前記第1NPNトランジスタQ7のベースと第1のダイオード
D5のアノードの接続点と第3のダイオードD4のアノード
に接続し、前記第1のカレントミラー回路3の第1の出
力の第3のNPNトランジスタQ3のコレクタが前記第3の
ダイオードD4のカソードと前記第3のPNPトランジスタQ
8のベースと第2のダイオードD6のカソードの接続点に
接続し、前記第1のカレントミラー回路3の第2の出力
の第4NPNトランジスタQ6のコレクタが第1のPNPトラン
ジスタQ4のベースに接続し、第3のカレントミラー回路
1の第2の出力の第4のPNPトランジスタQ9のコレクタ
を第1のPNPトランジスタQ4のベースに接続し、前記、
第1のダイオードD5のカソードと前記第1のNPNトラン
ジスタQ7のエミッタと前記第2のダイオードD6のアノー
ドと前記第3のPNPトランジスタQ8のエミッタの共通接
続点を制御端aとし、前記、第1のNPNトランジスタQ7
のコレクタを第1の出力端bとし、前記第3のPNPトラ
ンジスタQ8のコレクタを第2の出力端cとしている。
本発明について図面を参照して説明する。
第1図は本発明の3値論理回路の一実施例を示す回路
図である。
図である。
第1図において本実施例は、エミッタを共通接続した
差動PNPトランジスタQ4,Q5(以下Q4,Q5)とダイオードD
3(以下D3)とNPNトランジスタQ3(以下Q3)とNPNトラ
ンジスタQ6(以下Q6)で構成され、D3のカソードとQ3の
エミッタ、Q6のエミッタが接続された第1のカレントミ
ラー回路と、ダイオードD2(以下D2)とNPNトランジス
タQ2(以下Q2)で構成され、D2のカソードとQ2のエミッ
タが接続された第2のカレントミラー回路と、ダイオー
ドD1(以下D1)とPNPトランジスタQ1(以下Q1)とPNPト
ランジスタQ9(以下Q9)で構成され、D1のアノードとQ1
のエミッタ、Q9のエミッタが接続された第3のカレント
ミラー回路とQ5のベースとQ1コレクタ間に接続された抵
抗R1(以下R1)とQ5のベースとQ3のコレクタ間に接続さ
れた抵抗R2(以下R2)と、Q4のベースと基準電圧源E
1(以下E1)間に接続された抵抗R3(以下R3)により構
成される差動増幅器4とダイオードD5(以下D5)のアノ
ードとNPNトランジスタQ7(以下Q7)のベースを接続しD
5のカソードとQ7のエミッタを接続しダイオードD6(以
下D6)のカソードとPNPトランジスタQ8(以下Q8)のベ
ースを接続しD6のアノードとQ8のエミッタを接続し、ダ
イオードD4(以下D4)のアノードとQ7のベースを接続
し、D4のカソードとQ8のベースを接続し、構成される。
入力端aの電圧が低電位(GND)時、電流源I1の電流がQ
5及び第2のカレントミラー回路を介してD5とQ7のベー
ス・エミッタ間に流れNPNトランジスタQ7のコレクタに
接続される出力端bより出力電流が吸込まれる。
差動PNPトランジスタQ4,Q5(以下Q4,Q5)とダイオードD
3(以下D3)とNPNトランジスタQ3(以下Q3)とNPNトラ
ンジスタQ6(以下Q6)で構成され、D3のカソードとQ3の
エミッタ、Q6のエミッタが接続された第1のカレントミ
ラー回路と、ダイオードD2(以下D2)とNPNトランジス
タQ2(以下Q2)で構成され、D2のカソードとQ2のエミッ
タが接続された第2のカレントミラー回路と、ダイオー
ドD1(以下D1)とPNPトランジスタQ1(以下Q1)とPNPト
ランジスタQ9(以下Q9)で構成され、D1のアノードとQ1
のエミッタ、Q9のエミッタが接続された第3のカレント
ミラー回路とQ5のベースとQ1コレクタ間に接続された抵
抗R1(以下R1)とQ5のベースとQ3のコレクタ間に接続さ
れた抵抗R2(以下R2)と、Q4のベースと基準電圧源E
1(以下E1)間に接続された抵抗R3(以下R3)により構
成される差動増幅器4とダイオードD5(以下D5)のアノ
ードとNPNトランジスタQ7(以下Q7)のベースを接続しD
5のカソードとQ7のエミッタを接続しダイオードD6(以
下D6)のカソードとPNPトランジスタQ8(以下Q8)のベ
ースを接続しD6のアノードとQ8のエミッタを接続し、ダ
イオードD4(以下D4)のアノードとQ7のベースを接続
し、D4のカソードとQ8のベースを接続し、構成される。
入力端aの電圧が低電位(GND)時、電流源I1の電流がQ
5及び第2のカレントミラー回路を介してD5とQ7のベー
ス・エミッタ間に流れNPNトランジスタQ7のコレクタに
接続される出力端bより出力電流が吸込まれる。
次に入力端aの電圧が高電位(Vcc)時、電流源I1の
電流がQ4及び第3のカレントミラー回路を介してD6とQ8
のベース・エミッタ間に流れPNPトランジスタQ8のコレ
クタに接続される出力端cより出力電流が流出する。
電流がQ4及び第3のカレントミラー回路を介してD6とQ8
のベース・エミッタ間に流れPNPトランジスタQ8のコレ
クタに接続される出力端cより出力電流が流出する。
次に入力端子aがフローティング又はE1の電位の時、
電流源I1の電流が差動増幅器4を介してD4に流れ出力端
b、cには出力されない。即ち、入力端aの電位が高電
位(電圧Vcc)の時、電流源I1の電圧分VCEとQ4のコレク
タ−エミッタ間電圧VCEQ4とD3の順方向電圧VFD3分の電
源電圧Vcc(=VCE+VCEQ4+VFD3)があれば動作可能と
なり共通接続点aの電位が低電位(接地)の時、電流源
I1の電圧分VCEとQ5のコレクタ−エミッタ間電圧VCEQ5と
D2の順方向電圧VFD2分の電源電圧Vcc(=VCE+VCEQ5+V
FD2)があれば動作可能となり、共通接続点aの電位が
基準直流電圧源の電圧E1と同電位又は、オープンの時Q1
のコレクタ−エミッタ間電圧VCEQ1とD4の順方向電圧分V
FD4とQ3のコレクタ−エミッタ間電圧VCEQ3の電源電圧Vc
c(=VCEQ1+VFD4+VCEQ3)があれば動作可能となりVCE
≒VCEQ4≒VCEQ5≒VCEQ3≒VCEQ1又VF≒VFD2≒VFD3≒VFD4
とすると電源電圧Vccは2VCE+VF分の電圧があれば上記
3条件を満足する時が出来る。
電流源I1の電流が差動増幅器4を介してD4に流れ出力端
b、cには出力されない。即ち、入力端aの電位が高電
位(電圧Vcc)の時、電流源I1の電圧分VCEとQ4のコレク
タ−エミッタ間電圧VCEQ4とD3の順方向電圧VFD3分の電
源電圧Vcc(=VCE+VCEQ4+VFD3)があれば動作可能と
なり共通接続点aの電位が低電位(接地)の時、電流源
I1の電圧分VCEとQ5のコレクタ−エミッタ間電圧VCEQ5と
D2の順方向電圧VFD2分の電源電圧Vcc(=VCE+VCEQ5+V
FD2)があれば動作可能となり、共通接続点aの電位が
基準直流電圧源の電圧E1と同電位又は、オープンの時Q1
のコレクタ−エミッタ間電圧VCEQ1とD4の順方向電圧分V
FD4とQ3のコレクタ−エミッタ間電圧VCEQ3の電源電圧Vc
c(=VCEQ1+VFD4+VCEQ3)があれば動作可能となりVCE
≒VCEQ4≒VCEQ5≒VCEQ3≒VCEQ1又VF≒VFD2≒VFD3≒VFD4
とすると電源電圧Vccは2VCE+VF分の電圧があれば上記
3条件を満足する時が出来る。
又、Q5のベース電位がQ4のベース電位(基準電位)よ
り低くなるとQ9とR3により正帰還がかかり、Q4のベース
電位とQ5のベース電位との電位差がさらに大きくなり、
出力端bの出力電流のOFFからONの変化が瞬時になる。
同様にQ5のベース電位がQ4のベース電位(基準電位)よ
り高くなるとQ6とR3により正帰還がかかり出力端cの出
力電流のOFFからONの変化が瞬時になる。出力電流のON/
OFFの変化が瞬時に行われることにより、入力端aから
の設定電位を有効に使用することができる。つまり電源
電圧Vcc=2VCE+VBEは約2.7Vとなり前述した従来の約3.
8Vより低電圧電源化になり、又、出力電流のON/OFFの変
化が瞬時に行われる3値論理回路が実現された。
り低くなるとQ9とR3により正帰還がかかり、Q4のベース
電位とQ5のベース電位との電位差がさらに大きくなり、
出力端bの出力電流のOFFからONの変化が瞬時になる。
同様にQ5のベース電位がQ4のベース電位(基準電位)よ
り高くなるとQ6とR3により正帰還がかかり出力端cの出
力電流のOFFからONの変化が瞬時になる。出力電流のON/
OFFの変化が瞬時に行われることにより、入力端aから
の設定電位を有効に使用することができる。つまり電源
電圧Vcc=2VCE+VBEは約2.7Vとなり前述した従来の約3.
8Vより低電圧電源化になり、又、出力電流のON/OFFの変
化が瞬時に行われる3値論理回路が実現された。
以上説明したように本発明の回路により低電圧電源に
よって動作可能な3値論理回路が実現できる効果があ
る。
よって動作可能な3値論理回路が実現できる効果があ
る。
第1図は本発明の3値論理回路の一実施例を示す回路
図、第2図は従来例の回路図である。 Q1〜Q12……トランジスタ、D1〜D6……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1〜E3……基準電
圧源、Vcc……電源、a……入力端、b〜d……出力
端、1〜3……カレントミラー回路、4……差動増幅
器。
図、第2図は従来例の回路図である。 Q1〜Q12……トランジスタ、D1〜D6……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1〜E3……基準電
圧源、Vcc……電源、a……入力端、b〜d……出力
端、1〜3……カレントミラー回路、4……差動増幅
器。
Claims (1)
- 【請求項1】第1のPNPトランジスタのベースに第3の
抵抗を介して、基準電圧源を接続し、第1のPNPトラン
ジスタのエミッタと第2のPNPトランジスタのエミッタ
を接続して構成する差動の共通エミッタに電流源を接続
し、前記第1のPNPトランジスタのコレクタを第1のカ
レントミラー回路の入力に接続し、前記第2のPNPトラ
ンジスタのコレクタを第2のカレントミラー回路の入力
に接続し、前記第2のカレントミラー回路の出力を第3
のカレントミラー回路の入力に接続し、前記第3のカレ
ントミラー回路の第1の出力を第1の抵抗を介して前記
第2のPNPトランジスタのベースに接続し、前記第1の
カレントミラー回路の第1の出力から第2の抵抗を介し
て前記第2のPNPトランジスタのベースに接続し、第1
のダイオードのアノードと第1のNPNトランジスタのベ
ースを接続し、第1のダイオードのカソードと第1のNP
Nトランジスタのエミッタを接続し、第2のダイオード
のカソードと第3のPNPトランジスタのベースを接続
し、第2のダイオードのアノードと第3のPNPトランジ
スタのエミッタを接続し、前記第1のダイオードのカソ
ードと前記第2のダイオードのアノードを接続し、前記
第3のカレントミラー回路の第1の出力を前記第1のNP
Nトランジスタのベースと第1のダイオードのアノード
の接続点と第3のダイオードのアノードに接続し、前記
第1のカレントミラー回路の第1の出力を前記第3のダ
イオードのカソードと前記第3のPNPトランジスタのベ
ースと第2のダイオードのカソードの接続点に接続し、
前記第1のカレントミラー回路の第2の出力を第1のPN
Pトランジスタのベースに接続し、第3のカレントミラ
ー回路の第2の出力を第1のPNPトランジスタのベース
に接続し、前記第1のダイオードのカソードと前記第1
のNPNトランジスタのエミッタと前記第2のダイオード
のアノードと前記第3のPNPトランジスタのエミッタの
共通接続点を制御端とし、前記第1のNPNトランジスタ
のコレクタを第1の出力端とし、前記第3のPNPトラン
ジスタのコレクタを第2の出力端とする事を特徴とする
3値論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63268654A JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | 3値論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63268654A JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | 3値論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02114719A JPH02114719A (ja) | 1990-04-26 |
JP2710362B2 true JP2710362B2 (ja) | 1998-02-10 |
Family
ID=17461552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63268654A Expired - Lifetime JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | 3値論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2710362B2 (ja) |
-
1988
- 1988-10-24 JP JP63268654A patent/JP2710362B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02114719A (ja) | 1990-04-26 |
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