JP2710362B2 - ３値論理回路 - Google Patents
３値論理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は３値論理回路に関し、特に低電源電圧動作に
適する３値論理回路に関する。
適する３値論理回路に関する。
従来の３値論理回路は、第２図に示す様にトランジス
タQ4,Q5,Q6,Q7と定電流源I1で構成される第１の差動増
幅回路とトランジスタQ9,Q10,Q11,Q12と定電流源I3から
構成される第２の差動増幅回路とから構成され、前記ト
ランジスタQ4,Q12のそれぞれのベースに、それぞれ電圧
の異なる基準電圧源E2,E3を設け、トランジスタQ10の２
つのコレクタの内の一方に抵抗R3の一端を接続し、その
接続点をトランジスタQ8のベースに接続し、トランジス
タQ8のコレクタとトランジスタQ6のコレクタを接続し、
トランジスタQ8のエミッタと抵抗R3の他端とトランジス
タQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続し、ト
ランジスタQ9のベースの接続点を入力端ａとし、入力端
ａの電位を変化させることにより出力がトランジスタ
Q5,Q6,Q10の各コレクタにそれぞれ単独に出力される様
に構成したものが知られている。
タQ4,Q5,Q6,Q7と定電流源I1で構成される第１の差動増
幅回路とトランジスタQ9,Q10,Q11,Q12と定電流源I3から
構成される第２の差動増幅回路とから構成され、前記ト
ランジスタQ4,Q12のそれぞれのベースに、それぞれ電圧
の異なる基準電圧源E2,E3を設け、トランジスタQ10の２
つのコレクタの内の一方に抵抗R3の一端を接続し、その
接続点をトランジスタQ8のベースに接続し、トランジス
タQ8のコレクタとトランジスタQ6のコレクタを接続し、
トランジスタQ8のエミッタと抵抗R3の他端とトランジス
タQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続し、ト
ランジスタQ9のベースの接続点を入力端ａとし、入力端
ａの電位を変化させることにより出力がトランジスタ
Q5,Q6,Q10の各コレクタにそれぞれ単独に出力される様
に構成したものが知られている。
第２図において基準電圧源E2,E3の電位関係をE2＞E3
とすると入力端ａの電位がE3より低い時（例えばGND）P
NPトランジスタQ9,Q10及びQ11,Q12のダーリントン接続
で構成される第２の差動増幅回路のPNPトランジスタQ9,
Q10側が導通し、PNPトランジスタQ10の一方のコレクタ
に接続される出力端ｂより出力電流が出力される。この
時同様にPNPトランジスタQ4,Q5,及びQ6,Q7のダーリント
ン接続で構成される第１の差動増幅回路のPNPトランジ
スタQ6,Q7側か導通し、PNPトランジスタQ6のコレクタ出
力端ｄに電流は流れるが、上述のごとくPNPトランジス
タQ10が導通しているため、PNPトランジスタQ10のもう
一方のコレクタに接続された抵抗R3がバイアスされNPN
トランジスタQ8が導通し、PNPトランジスタQ6のコレク
タな流れる電流をNPNトランジスタQ8を介してGNDにバイ
パスし、出力端ｄには出力電流は出力されない。
とすると入力端ａの電位がE3より低い時（例えばGND）P
NPトランジスタQ9,Q10及びQ11,Q12のダーリントン接続
で構成される第２の差動増幅回路のPNPトランジスタQ9,
Q10側が導通し、PNPトランジスタQ10の一方のコレクタ
に接続される出力端ｂより出力電流が出力される。この
時同様にPNPトランジスタQ4,Q5,及びQ6,Q7のダーリント
ン接続で構成される第１の差動増幅回路のPNPトランジ
スタQ6,Q7側か導通し、PNPトランジスタQ6のコレクタ出
力端ｄに電流は流れるが、上述のごとくPNPトランジス
タQ10が導通しているため、PNPトランジスタQ10のもう
一方のコレクタに接続された抵抗R3がバイアスされNPN
トランジスタQ8が導通し、PNPトランジスタQ6のコレク
タな流れる電流をNPNトランジスタQ8を介してGNDにバイ
パスし、出力端ｄには出力電流は出力されない。
次に入力端ａの電位がE2より高い時（例えばVcc）、P
NPトランジスタQ4,Q5及びQ6,Q7のダーリントン接続で構
成される第１の差動増幅回路のPNPトランジスタQ4,Q5側
が導通し、PNPトランジスタQ5のコレクタに接続される
出力端ｃより出力電流が出力される。この時Vcc＞E2＞E
3の関係から第２の差動増幅器はトランジスタQ11,Q12側
が導通し、出力端ｂには出力電流は流れない。
NPトランジスタQ4,Q5及びQ6,Q7のダーリントン接続で構
成される第１の差動増幅回路のPNPトランジスタQ4,Q5側
が導通し、PNPトランジスタQ5のコレクタに接続される
出力端ｃより出力電流が出力される。この時Vcc＞E2＞E
3の関係から第２の差動増幅器はトランジスタQ11,Q12側
が導通し、出力端ｂには出力電流は流れない。
次に入力端ａの電位がE2とE3間の電位の時、上記第１
の差動増幅回路のPNPトランジスタQ6,Q7側が導通し、PN
PトランジスタQ6のコレクタに接続される出力端ｄより
出力電流が出力される。なお、この時、第２の差動増幅
回路のPNPトランジスタQ9,Q10側は非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
の差動増幅回路のPNPトランジスタQ6,Q7側が導通し、PN
PトランジスタQ6のコレクタに接続される出力端ｄより
出力電流が出力される。なお、この時、第２の差動増幅
回路のPNPトランジスタQ9,Q10側は非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
上述した従来の３値論理回路では、スレッシュホール
ド電位を基準電圧源E2,E3の電圧値E2,E3で決定してお
り、３値論理回路として動作させる為には、電源Vccの
電圧をVccとし、トランジスタQ5のエミッタと電源Vcc間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5（以下トランジスタのベース・エミッタ間の電
圧をVBEと記す）とした場合、基準電圧源E2の電位は、V
cc−（VCE＋VBE4＋VBE5）以下に設定し、さらに基準電
圧源E3の電位は、GNDからトランジスタ１コ分のVBE電圧
以上に設定しなければならない。
ド電位を基準電圧源E2,E3の電圧値E2,E3で決定してお
り、３値論理回路として動作させる為には、電源Vccの
電圧をVccとし、トランジスタQ5のエミッタと電源Vcc間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5（以下トランジスタのベース・エミッタ間の電
圧をVBEと記す）とした場合、基準電圧源E2の電位は、V
cc−（VCE＋VBE4＋VBE5）以下に設定し、さらに基準電
圧源E3の電位は、GNDからトランジスタ１コ分のVBE電圧
以上に設定しなければならない。
次に基準電圧源E2,E3間の電位差をトランジスタ１コ
分のVBE電圧だけ設けた場合、従来の３値論理回路を動
作させる為には、電源Vccの電圧として（VCE＋VBE×
４）〔Ｖ〕以上の電圧（約3.8V）が必要となってくる。
分のVBE電圧だけ設けた場合、従来の３値論理回路を動
作させる為には、電源Vccの電圧として（VCE＋VBE×
４）〔Ｖ〕以上の電圧（約3.8V）が必要となってくる。
第１図に示す本発明の３値論理回路は、第１のPNPト
ランジスタQ4のベースに抵抗R3を介して、基準電圧源E1
を接続し、第１のPNPトランジスタQ4のエミッタと第２
のPNPトランジスタQ5のエミッタを接続して構成する差
動の共通エミッタに、電流源I1を接続し、前記第１のPN
PトランジスタQ4のコレクタを第１のカレントミラー回
路３の入力に接続し、前記第２のPNPトランジスタQ5の
コレクタを第２のカレントミラー回路２の入力に接続
し、前記第２のカレントミラー回路の出力の第2NPNトラ
ンジスタQ2のコレクタを第３のカレントミラー回路１の
入力に接続し、前記第３のカレントミラー回路１の第１
の出力の第５のPNPトランジスタQ1のコレクタから第１
の抵抗R1を介して前記第２のPNPトランジスタQ5のベー
スに接続し、前記第１のカレントミラー回路３の第１の
出力の第3NPNトランジスタQ3のコレクタから第２の抵抗
R2を介して、前記第２のPNPトランジスタQ5のベースに
接続し、第１のダイオードD5のアノードと第１のNPNト
ランジスタQ7のベースを接続し、第１のダイオードD5の
カソードと第１のNPNトランジスタQ7のエミッタを接続
し、第２のダイオードD6のカソードと第３のPNPトラン
ジスタQ8のベースを接続し、第２のダイオードD6のアノ
ードと第３のPNPトランジスタQ8のエミッタを接続し、
前記第１のダイオードD5のカソードと前記第２のダイオ
ードD6のアノードを接続し、前記第３のカレントミラー
回路１の第１出力の第5PNDトランジスタQ1のコレクタを
前記第1NPNトランジスタQ7のベースと第１のダイオード
D5のアノードの接続点と第３のダイオードD4のアノード
に接続し、前記第１のカレントミラー回路３の第１の出
力の第３のNPNトランジスタQ3のコレクタが前記第３の
ダイオードD4のカソードと前記第３のPNPトランジスタQ
8のベースと第２のダイオードD6のカソードの接続点に
接続し、前記第１のカレントミラー回路３の第２の出力
の第4NPNトランジスタQ6のコレクタが第１のPNPトラン
ジスタQ4のベースに接続し、第３のカレントミラー回路
１の第２の出力の第４のPNPトランジスタQ9のコレクタ
を第１のPNPトランジスタQ4のベースに接続し、前記、
第１のダイオードD5のカソードと前記第１のNPNトラン
ジスタQ7のエミッタと前記第２のダイオードD6のアノー
ドと前記第３のPNPトランジスタQ8のエミッタの共通接
続点を制御端ａとし、前記、第１のNPNトランジスタQ7
のコレクタを第１の出力端ｂとし、前記第３のPNPトラ
ンジスタQ8のコレクタを第２の出力端ｃとしている。
ランジスタQ4のベースに抵抗R3を介して、基準電圧源E1
を接続し、第１のPNPトランジスタQ4のエミッタと第２
のPNPトランジスタQ5のエミッタを接続して構成する差
動の共通エミッタに、電流源I1を接続し、前記第１のPN
PトランジスタQ4のコレクタを第１のカレントミラー回
路３の入力に接続し、前記第２のPNPトランジスタQ5の
コレクタを第２のカレントミラー回路２の入力に接続
し、前記第２のカレントミラー回路の出力の第2NPNトラ
ンジスタQ2のコレクタを第３のカレントミラー回路１の
入力に接続し、前記第３のカレントミラー回路１の第１
の出力の第５のPNPトランジスタQ1のコレクタから第１
の抵抗R1を介して前記第２のPNPトランジスタQ5のベー
スに接続し、前記第１のカレントミラー回路３の第１の
出力の第3NPNトランジスタQ3のコレクタから第２の抵抗
R2を介して、前記第２のPNPトランジスタQ5のベースに
接続し、第１のダイオードD5のアノードと第１のNPNト
ランジスタQ7のベースを接続し、第１のダイオードD5の
カソードと第１のNPNトランジスタQ7のエミッタを接続
し、第２のダイオードD6のカソードと第３のPNPトラン
ジスタQ8のベースを接続し、第２のダイオードD6のアノ
ードと第３のPNPトランジスタQ8のエミッタを接続し、
前記第１のダイオードD5のカソードと前記第２のダイオ
ードD6のアノードを接続し、前記第３のカレントミラー
回路１の第１出力の第5PNDトランジスタQ1のコレクタを
前記第1NPNトランジスタQ7のベースと第１のダイオード
D5のアノードの接続点と第３のダイオードD4のアノード
に接続し、前記第１のカレントミラー回路３の第１の出
力の第３のNPNトランジスタQ3のコレクタが前記第３の
ダイオードD4のカソードと前記第３のPNPトランジスタQ
8のベースと第２のダイオードD6のカソードの接続点に
接続し、前記第１のカレントミラー回路３の第２の出力
の第4NPNトランジスタQ6のコレクタが第１のPNPトラン
ジスタQ4のベースに接続し、第３のカレントミラー回路
１の第２の出力の第４のPNPトランジスタQ9のコレクタ
を第１のPNPトランジスタQ4のベースに接続し、前記、
第１のダイオードD5のカソードと前記第１のNPNトラン
ジスタQ7のエミッタと前記第２のダイオードD6のアノー
ドと前記第３のPNPトランジスタQ8のエミッタの共通接
続点を制御端ａとし、前記、第１のNPNトランジスタQ7
のコレクタを第１の出力端ｂとし、前記第３のPNPトラ
ンジスタQ8のコレクタを第２の出力端ｃとしている。
本発明について図面を参照して説明する。
第１図は本発明の３値論理回路の一実施例を示す回路
図である。
図である。
第１図において本実施例は、エミッタを共通接続した
差動PNPトランジスタQ4,Q5（以下Q4,Q5）とダイオードD
3（以下D3）とNPNトランジスタQ3（以下Q3）とNPNトラ
ンジスタQ6（以下Q6）で構成され、D3のカソードとQ3の
エミッタ、Q6のエミッタが接続された第１のカレントミ
ラー回路と、ダイオードD2（以下D2）とNPNトランジス
タQ2（以下Q2）で構成され、D2のカソードとQ2のエミッ
タが接続された第２のカレントミラー回路と、ダイオー
ドD1（以下D1）とPNPトランジスタQ1（以下Q1）とPNPト
ランジスタQ9（以下Q9）で構成され、D1のアノードとQ1
のエミッタ、Q9のエミッタが接続された第３のカレント
ミラー回路とQ5のベースとQ1コレクタ間に接続された抵
抗R1（以下R1）とQ5のベースとQ3のコレクタ間に接続さ
れた抵抗R2（以下R2）と、Q4のベースと基準電圧源E
1（以下E1）間に接続された抵抗R3（以下R3）により構
成される差動増幅器４とダイオードD5（以下D5）のアノ
ードとNPNトランジスタQ7（以下Q7）のベースを接続しD
5のカソードとQ7のエミッタを接続しダイオードD6（以
下D6）のカソードとPNPトランジスタQ8（以下Q8）のベ
ースを接続しD6のアノードとQ8のエミッタを接続し、ダ
イオードD4（以下D4）のアノードとQ7のベースを接続
し、D4のカソードとQ8のベースを接続し、構成される。
入力端ａの電圧が低電位（GND）時、電流源I1の電流がQ
5及び第２のカレントミラー回路を介してD5とQ7のベー
ス・エミッタ間に流れNPNトランジスタQ7のコレクタに
接続される出力端ｂより出力電流が吸込まれる。
差動PNPトランジスタQ4,Q5（以下Q4,Q5）とダイオードD
3（以下D3）とNPNトランジスタQ3（以下Q3）とNPNトラ
ンジスタQ6（以下Q6）で構成され、D3のカソードとQ3の
エミッタ、Q6のエミッタが接続された第１のカレントミ
ラー回路と、ダイオードD2（以下D2）とNPNトランジス
タQ2（以下Q2）で構成され、D2のカソードとQ2のエミッ
タが接続された第２のカレントミラー回路と、ダイオー
ドD1（以下D1）とPNPトランジスタQ1（以下Q1）とPNPト
ランジスタQ9（以下Q9）で構成され、D1のアノードとQ1
のエミッタ、Q9のエミッタが接続された第３のカレント
ミラー回路とQ5のベースとQ1コレクタ間に接続された抵
抗R1（以下R1）とQ5のベースとQ3のコレクタ間に接続さ
れた抵抗R2（以下R2）と、Q4のベースと基準電圧源E
1（以下E1）間に接続された抵抗R3（以下R3）により構
成される差動増幅器４とダイオードD5（以下D5）のアノ
ードとNPNトランジスタQ7（以下Q7）のベースを接続しD
5のカソードとQ7のエミッタを接続しダイオードD6（以
下D6）のカソードとPNPトランジスタQ8（以下Q8）のベ
ースを接続しD6のアノードとQ8のエミッタを接続し、ダ
イオードD4（以下D4）のアノードとQ7のベースを接続
し、D4のカソードとQ8のベースを接続し、構成される。
入力端ａの電圧が低電位（GND）時、電流源I1の電流がQ
5及び第２のカレントミラー回路を介してD5とQ7のベー
ス・エミッタ間に流れNPNトランジスタQ7のコレクタに
接続される出力端ｂより出力電流が吸込まれる。
次に入力端ａの電圧が高電位（Vcc）時、電流源I1の
電流がQ4及び第３のカレントミラー回路を介してD6とQ8
のベース・エミッタ間に流れPNPトランジスタQ8のコレ
クタに接続される出力端ｃより出力電流が流出する。
電流がQ4及び第３のカレントミラー回路を介してD6とQ8
のベース・エミッタ間に流れPNPトランジスタQ8のコレ
クタに接続される出力端ｃより出力電流が流出する。
次に入力端子ａがフローティング又はE1の電位の時、
電流源I1の電流が差動増幅器４を介してD4に流れ出力端
ｂ、ｃには出力されない。即ち、入力端ａの電位が高電
位（電圧Vcc）の時、電流源I1の電圧分VCEとQ4のコレク
タ−エミッタ間電圧VCEQ4とD3の順方向電圧VFD3分の電
源電圧Vcc（＝VCE＋VCEQ4＋VFD3）があれば動作可能と
なり共通接続点ａの電位が低電位（接地）の時、電流源
I1の電圧分VCEとQ5のコレクタ−エミッタ間電圧VCEQ5と
D2の順方向電圧VFD2分の電源電圧Vcc（＝VCE＋VCEQ5＋V
FD2）があれば動作可能となり、共通接続点ａの電位が
基準直流電圧源の電圧E1と同電位又は、オープンの時Q1
のコレクタ−エミッタ間電圧VCEQ1とD4の順方向電圧分V
FD4とQ3のコレクタ−エミッタ間電圧VCEQ3の電源電圧Vc
c（＝VCEQ1＋VFD4＋VCEQ3）があれば動作可能となりVCE
≒VCEQ4≒VCEQ5≒VCEQ3≒VCEQ1又VF≒VFD2≒VFD3≒VFD4
とすると電源電圧Vccは2VCE＋VF分の電圧があれば上記
３条件を満足する時が出来る。
電流源I1の電流が差動増幅器４を介してD4に流れ出力端
ｂ、ｃには出力されない。即ち、入力端ａの電位が高電
位（電圧Vcc）の時、電流源I1の電圧分VCEとQ4のコレク
タ−エミッタ間電圧VCEQ4とD3の順方向電圧VFD3分の電
源電圧Vcc（＝VCE＋VCEQ4＋VFD3）があれば動作可能と
なり共通接続点ａの電位が低電位（接地）の時、電流源
I1の電圧分VCEとQ5のコレクタ−エミッタ間電圧VCEQ5と
D2の順方向電圧VFD2分の電源電圧Vcc（＝VCE＋VCEQ5＋V
FD2）があれば動作可能となり、共通接続点ａの電位が
基準直流電圧源の電圧E1と同電位又は、オープンの時Q1
のコレクタ−エミッタ間電圧VCEQ1とD4の順方向電圧分V
FD4とQ3のコレクタ−エミッタ間電圧VCEQ3の電源電圧Vc
c（＝VCEQ1＋VFD4＋VCEQ3）があれば動作可能となりVCE
≒VCEQ4≒VCEQ5≒VCEQ3≒VCEQ1又VF≒VFD2≒VFD3≒VFD4
とすると電源電圧Vccは2VCE＋VF分の電圧があれば上記
３条件を満足する時が出来る。
又、Q5のベース電位がQ4のベース電位（基準電位）よ
り低くなるとQ9とR3により正帰還がかかり、Q4のベース
電位とQ5のベース電位との電位差がさらに大きくなり、
出力端ｂの出力電流のOFFからONの変化が瞬時になる。
同様にQ5のベース電位がQ4のベース電位（基準電位）よ
り高くなるとQ6とR3により正帰還がかかり出力端ｃの出
力電流のOFFからONの変化が瞬時になる。出力電流のON/
OFFの変化が瞬時に行われることにより、入力端ａから
の設定電位を有効に使用することができる。つまり電源
電圧Vcc＝2VCE＋VBEは約2.7Vとなり前述した従来の約3.
8Vより低電圧電源化になり、又、出力電流のON/OFFの変
化が瞬時に行われる３値論理回路が実現された。
り低くなるとQ9とR3により正帰還がかかり、Q4のベース
電位とQ5のベース電位との電位差がさらに大きくなり、
出力端ｂの出力電流のOFFからONの変化が瞬時になる。
同様にQ5のベース電位がQ4のベース電位（基準電位）よ
り高くなるとQ6とR3により正帰還がかかり出力端ｃの出
力電流のOFFからONの変化が瞬時になる。出力電流のON/
OFFの変化が瞬時に行われることにより、入力端ａから
の設定電位を有効に使用することができる。つまり電源
電圧Vcc＝2VCE＋VBEは約2.7Vとなり前述した従来の約3.
8Vより低電圧電源化になり、又、出力電流のON/OFFの変
化が瞬時に行われる３値論理回路が実現された。
以上説明したように本発明の回路により低電圧電源に
よって動作可能な３値論理回路が実現できる効果があ
る。
よって動作可能な３値論理回路が実現できる効果があ
る。
第１図は本発明の３値論理回路の一実施例を示す回路
図、第２図は従来例の回路図である。 Q1〜Q12……トランジスタ、D1〜D6……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1〜E3……基準電
圧源、Vcc……電源、ａ……入力端、ｂ〜ｄ……出力
端、１〜３……カレントミラー回路、４……差動増幅
器。
図、第２図は従来例の回路図である。 Q1〜Q12……トランジスタ、D1〜D6……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1〜E3……基準電
圧源、Vcc……電源、ａ……入力端、ｂ〜ｄ……出力
端、１〜３……カレントミラー回路、４……差動増幅
器。
Claims (1)
- 【請求項１】第１のPNPトランジスタのベースに第３の
抵抗を介して、基準電圧源を接続し、第１のPNPトラン
ジスタのエミッタと第２のPNPトランジスタのエミッタ
を接続して構成する差動の共通エミッタに電流源を接続
し、前記第１のPNPトランジスタのコレクタを第１のカ
レントミラー回路の入力に接続し、前記第２のPNPトラ
ンジスタのコレクタを第２のカレントミラー回路の入力
に接続し、前記第２のカレントミラー回路の出力を第３
のカレントミラー回路の入力に接続し、前記第３のカレ
ントミラー回路の第１の出力を第１の抵抗を介して前記
第２のPNPトランジスタのベースに接続し、前記第１の
カレントミラー回路の第１の出力から第２の抵抗を介し
て前記第２のPNPトランジスタのベースに接続し、第１
のダイオードのアノードと第１のNPNトランジスタのベ
ースを接続し、第１のダイオードのカソードと第１のNP
Nトランジスタのエミッタを接続し、第２のダイオード
のカソードと第３のPNPトランジスタのベースを接続
し、第２のダイオードのアノードと第３のPNPトランジ
スタのエミッタを接続し、前記第１のダイオードのカソ
ードと前記第２のダイオードのアノードを接続し、前記
第３のカレントミラー回路の第１の出力を前記第１のNP
Nトランジスタのベースと第１のダイオードのアノード
の接続点と第３のダイオードのアノードに接続し、前記
第１のカレントミラー回路の第１の出力を前記第３のダ
イオードのカソードと前記第３のPNPトランジスタのベ
ースと第２のダイオードのカソードの接続点に接続し、
前記第１のカレントミラー回路の第２の出力を第１のPN
Pトランジスタのベースに接続し、第３のカレントミラ
ー回路の第２の出力を第１のPNPトランジスタのベース
に接続し、前記第１のダイオードのカソードと前記第１
のNPNトランジスタのエミッタと前記第２のダイオード
のアノードと前記第３のPNPトランジスタのエミッタの
共通接続点を制御端とし、前記第１のNPNトランジスタ
のコレクタを第１の出力端とし、前記第３のPNPトラン
ジスタのコレクタを第２の出力端とする事を特徴とする
３値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268654A JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | ３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268654A JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114719A JPH02114719A (ja) | 1990-04-26 |
| JP2710362B2 true JP2710362B2 (ja) | 1998-02-10 |
Family
ID=17461552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268654A Expired - Lifetime JP2710362B2 (ja) | 1988-10-24 | 1988-10-24 | ３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710362B2 (ja) |
-
1988
- 1988-10-24 JP JP63268654A patent/JP2710362B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02114719A (ja) | 1990-04-26 |
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