JPS6386924A - ガロア体上の元の表現形式変換回路 - Google Patents
ガロア体上の元の表現形式変換回路Info
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- JPS6386924A JPS6386924A JP61232003A JP23200386A JPS6386924A JP S6386924 A JPS6386924 A JP S6386924A JP 61232003 A JP61232003 A JP 61232003A JP 23200386 A JP23200386 A JP 23200386A JP S6386924 A JPS6386924 A JP S6386924A
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- Japan
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- circuit
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はデジタル処理回路に関し、特にその符号化・復
号回路において用いられるガロア体(gaILois体
:加減乗除の四則演算が行える元の集合で元の数が有限
であるもの。通常、qを元の数としてGF(q)で表わ
す。)上の元の指数・ベクトル変換回路に関する。
号回路において用いられるガロア体(gaILois体
:加減乗除の四則演算が行える元の集合で元の数が有限
であるもの。通常、qを元の数としてGF(q)で表わ
す。)上の元の指数・ベクトル変換回路に関する。
従来、ガロア体上の元の指数・ベクトル変換は処理が非
常に複雑であるので、指数・ベクトル変換回路としては
ROM (リードオンメモリー)に指数−ベクトル対応
テーブルを生成しておきそれにより変換処理を行なうの
が通常であった。
常に複雑であるので、指数・ベクトル変換回路としては
ROM (リードオンメモリー)に指数−ベクトル対応
テーブルを生成しておきそれにより変換処理を行なうの
が通常であった。
しかしながらROMは回路構成が大きいので回路構成の
簡略化には不適であった。このためROMに変わる簡差
で回路量の小さい指数・ベクトル変換回路が望まれてい
た。
簡略化には不適であった。このためROMに変わる簡差
で回路量の小さい指数・ベクトル変換回路が望まれてい
た。
C問題点を解決するための手段)
本発明は、ROMを用いず、ゲート回路及び乗算回路に
よってガロア体上の元の指数・ベクトル変換を行なう簡
単な回路の指数・ベクトル変換回路を提供することを目
的とする。
よってガロア体上の元の指数・ベクトル変換を行なう簡
単な回路の指数・ベクトル変換回路を提供することを目
的とする。
以下、本発明の実施例について説明する。
指数・ベクトル変換回路においては指数nはバイナリで
入力され、次のように表される。
入力され、次のように表される。
それからαnを生成するために次のように分解される。
n=N7・12B+N8・64+N5・32+N4・1
6+N3・8+N2・4+N1・2+NO・1 α0=αN?、12a・αN6°64 ・αN5−3
2 ・αN4・16− a N 3°a 、 a N
2°4・αN1−2・αN。
6+N3・8+N2・4+N1・2+NO・1 α0=αN?、12a・αN6°64 ・αN5−3
2 ・αN4・16− a N 3°a 、 a N
2°4・αN1−2・αN。
従って、Ni (i=o・・・7)が1のときα2“1
を出力し、0のとき1を出力する回路を構成し、その出
力を順次束じていけばよい。そのブロック図を第1図に
示し、その動作タイミングを第2図に示す。符号長nの
バイナリ−表現がNO→N7の順で送られてきたときパ
スラインYにはαNO−αN?弓28が出力され乗算回
路2に送られる。乗算回路2の出力Zからは順次αN0
〜αN?弓211を乗じた出力が出力される。その出力
をレジスタ3にとりこみ、乗算回路2のもう一つの入力
端子Xに出力する。ただし、Xには、最初YがαN0を
出力した時1を出力するようにレジスタの内容をセット
しておく。αN7°126が出力されたときα0が生成
される。
を出力し、0のとき1を出力する回路を構成し、その出
力を順次束じていけばよい。そのブロック図を第1図に
示し、その動作タイミングを第2図に示す。符号長nの
バイナリ−表現がNO→N7の順で送られてきたときパ
スラインYにはαNO−αN?弓28が出力され乗算回
路2に送られる。乗算回路2の出力Zからは順次αN0
〜αN?弓211を乗じた出力が出力される。その出力
をレジスタ3にとりこみ、乗算回路2のもう一つの入力
端子Xに出力する。ただし、Xには、最初YがαN0を
出力した時1を出力するようにレジスタの内容をセット
しておく。αN7°126が出力されたときα0が生成
される。
HCKは、NO〜N7が出力されている間図示しないク
ロック発振器から出力されているクロックパルスである
。
ロック発振器から出力されているクロックパルスである
。
ここでNO〜Nフに従ってαN0〜N7弓26を出力す
る指数/ベクトル回路1の構成を第3図に示す。
る指数/ベクトル回路1の構成を第3図に示す。
この回路は従来はROMによって生成されていたが本実
施例ではゲート回路によって構成しである。尚、第3図
において口はExclusive OR(排他的論理
和)回路、+はパスラインを示す。第3図の回路は既約
多項式がp (x)”x’ +x4 +x3 +x”
+1の場合においてN i = 1 (i =O→7
) (Dとき順次a=(010ooooo)、 α”
= (00100000)。
施例ではゲート回路によって構成しである。尚、第3図
において口はExclusive OR(排他的論理
和)回路、+はパスラインを示す。第3図の回路は既約
多項式がp (x)”x’ +x4 +x3 +x”
+1の場合においてN i = 1 (i =O→7
) (Dとき順次a=(010ooooo)、 α”
= (00100000)。
a’ = (00001000)、aa−(10111
000)、a′6=(00110010)、a”=(1
0111001)、a64=(11111010)、a
”’ = (totoooot)を出力し、N1=0の
とき1を出力するゲート回路構成になっている。
000)、a′6=(00110010)、a”=(1
0111001)、a64=(11111010)、a
”’ = (totoooot)を出力し、N1=0の
とき1を出力するゲート回路構成になっている。
以上の構成によって、指数表現nから、ベクトル表現α
0への変換を簡略化されたゲート回路と乗算回路によっ
て行なうことができる。
0への変換を簡略化されたゲート回路と乗算回路によっ
て行なうことができる。
第1 図(D 例ではα0生成までにNoNN7をシリ
アルに出力するために8クロツク入カ必要であるが、ク
ロック入力数を少なくしたい場合NO〜N7をパラレル
に出力し、乗算回路をそれに応じて複数もっことによっ
てクロック人力にすることもできる。その場合回路量が
多少本実施例より多くなる。
アルに出力するために8クロツク入カ必要であるが、ク
ロック入力数を少なくしたい場合NO〜N7をパラレル
に出力し、乗算回路をそれに応じて複数もっことによっ
てクロック人力にすることもできる。その場合回路量が
多少本実施例より多くなる。
以上説明したように、本発明の指数・ベクトル変換回路
はゲート回路及び乗算回路によって構成したので小さい
回路量で指数・ベクトル変換を行なうことができるとい
う効果を奏する。
はゲート回路及び乗算回路によって構成したので小さい
回路量で指数・ベクトル変換を行なうことができるとい
う効果を奏する。
第1図は本発明の実施例に係る指数・ベクトル変換回路
のブロック図、第2図は第1図のブロック図の動作タイ
ミングチャート、第3図は指数/ベクトル回路の構成を
示す図である。 1 −−−−−一指数/ベクトル回路 2 −−−一−−乗算回路 3−−−−−−レジスタ
のブロック図、第2図は第1図のブロック図の動作タイ
ミングチャート、第3図は指数/ベクトル回路の構成を
示す図である。 1 −−−−−一指数/ベクトル回路 2 −−−一−−乗算回路 3−−−−−−レジスタ
Claims (1)
- 【特許請求の範囲】 ガロア体GF(2^m)上の元の指数のバイナリ表現 n=2^m^−^1・N_m_−_1+2^m^−^2
・N_m_−_2+・・・+2・N_1+N_0 のNi(i=0・・・m−1)=1に対応して▲数式、
化学式、表等があります▼を出力し、Ni=0に対応し
て1を 出力する回路手段と、該回路手段の出力を順次乗算する
乗算回路とから構成され、nのベクトル表現 ▲数式、化学式、表等があります▼ を生成出力することを特徴としたガロア体上の元の指数
・ベクトル変換回路。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61232003A JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
DE3751958T DE3751958T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
EP96200874A EP0723342B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
EP87308648A EP0262944B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
DE3789266T DE3789266T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät. |
DE3752367T DE3752367T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
EP93201798A EP0566215B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
US08/400,521 US5590138A (en) | 1986-09-30 | 1995-03-07 | Error correction apparatus |
US08/701,327 US5774389A (en) | 1986-09-30 | 1996-08-23 | Error correction apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61232003A JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6386924A true JPS6386924A (ja) | 1988-04-18 |
JPH0783277B2 JPH0783277B2 (ja) | 1995-09-06 |
Family
ID=16932418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61232003A Expired - Fee Related JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0783277B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012205272A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | リードソロモン復号器及び受信装置 |
-
1986
- 1986-09-30 JP JP61232003A patent/JPH0783277B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012205272A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | リードソロモン復号器及び受信装置 |
US9077382B2 (en) | 2011-03-28 | 2015-07-07 | Kabushiki Kaisha Toshiba | Reed-solomon decoder and reception apparatus |
Also Published As
Publication number | Publication date |
---|---|
JPH0783277B2 (ja) | 1995-09-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |