JPS6386924A - ガロア体上の元の表現形式変換回路 - Google Patents
ガロア体上の元の表現形式変換回路Info
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- JPS6386924A JPS6386924A JP61232003A JP23200386A JPS6386924A JP S6386924 A JPS6386924 A JP S6386924A JP 61232003 A JP61232003 A JP 61232003A JP 23200386 A JP23200386 A JP 23200386A JP S6386924 A JPS6386924 A JP S6386924A
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- Japan
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- outputted
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタル処理回路に関し、特にその符号化・復
号回路において用いられるガロア体（ｇａＩＬｏｉｓ体
：加減乗除の四則演算が行える元の集合で元の数が有限
であるもの。通常、ｑを元の数としてＧＦ（ｑ）で表わ
す。）上の元の指数・ベクトル変換回路に関する。
号回路において用いられるガロア体（ｇａＩＬｏｉｓ体
：加減乗除の四則演算が行える元の集合で元の数が有限
であるもの。通常、ｑを元の数としてＧＦ（ｑ）で表わ
す。）上の元の指数・ベクトル変換回路に関する。
従来、ガロア体上の元の指数・ベクトル変換は処理が非
常に複雑であるので、指数・ベクトル変換回路としては
ＲＯＭ （リードオンメモリー）に指数−ベクトル対応
テーブルを生成しておきそれにより変換処理を行なうの
が通常であった。
常に複雑であるので、指数・ベクトル変換回路としては
ＲＯＭ （リードオンメモリー）に指数−ベクトル対応
テーブルを生成しておきそれにより変換処理を行なうの
が通常であった。
しかしながらＲＯＭは回路構成が大きいので回路構成の
簡略化には不適であった。このためＲＯＭに変わる簡差
で回路量の小さい指数・ベクトル変換回路が望まれてい
た。
簡略化には不適であった。このためＲＯＭに変わる簡差
で回路量の小さい指数・ベクトル変換回路が望まれてい
た。
Ｃ問題点を解決するための手段）
本発明は、ＲＯＭを用いず、ゲート回路及び乗算回路に
よってガロア体上の元の指数・ベクトル変換を行なう簡
単な回路の指数・ベクトル変換回路を提供することを目
的とする。
よってガロア体上の元の指数・ベクトル変換を行なう簡
単な回路の指数・ベクトル変換回路を提供することを目
的とする。
以下、本発明の実施例について説明する。
指数・ベクトル変換回路においては指数ｎはバイナリで
入力され、次のように表される。
入力され、次のように表される。
それからαｎを生成するために次のように分解される。
ｎ＝Ｎ７・１２Ｂ＋Ｎ８・６４＋Ｎ５・３２＋Ｎ４・１
６＋Ｎ３・８＋Ｎ２・４＋Ｎ１・２＋ＮＯ・１ α０＝αＮ？、１２ａ・αＮ６°６４ ・αＮ５−３
２ ・αＮ４・１６− ａ Ｎ ３°ａ 、 ａ Ｎ
２°４・αＮ１−２・αＮ。
６＋Ｎ３・８＋Ｎ２・４＋Ｎ１・２＋ＮＯ・１ α０＝αＮ？、１２ａ・αＮ６°６４ ・αＮ５−３
２ ・αＮ４・１６− ａ Ｎ ３°ａ 、 ａ Ｎ
２°４・αＮ１−２・αＮ。
従って、Ｎｉ （ｉ＝ｏ・・・７）が１のときα２“１
を出力し、０のとき１を出力する回路を構成し、その出
力を順次束じていけばよい。そのブロック図を第１図に
示し、その動作タイミングを第２図に示す。符号長ｎの
バイナリ−表現がＮＯ→Ｎ７の順で送られてきたときパ
スラインＹにはαＮＯ−αＮ？弓２８が出力され乗算回
路２に送られる。乗算回路２の出力Ｚからは順次αＮ０
〜αＮ？弓２１１を乗じた出力が出力される。その出力
をレジスタ３にとりこみ、乗算回路２のもう一つの入力
端子Ｘに出力する。ただし、Ｘには、最初ＹがαＮ０を
出力した時１を出力するようにレジスタの内容をセット
しておく。αＮ７°１２６が出力されたときα０が生成
される。
を出力し、０のとき１を出力する回路を構成し、その出
力を順次束じていけばよい。そのブロック図を第１図に
示し、その動作タイミングを第２図に示す。符号長ｎの
バイナリ−表現がＮＯ→Ｎ７の順で送られてきたときパ
スラインＹにはαＮＯ−αＮ？弓２８が出力され乗算回
路２に送られる。乗算回路２の出力Ｚからは順次αＮ０
〜αＮ？弓２１１を乗じた出力が出力される。その出力
をレジスタ３にとりこみ、乗算回路２のもう一つの入力
端子Ｘに出力する。ただし、Ｘには、最初ＹがαＮ０を
出力した時１を出力するようにレジスタの内容をセット
しておく。αＮ７°１２６が出力されたときα０が生成
される。
ＨＣＫは、ＮＯ〜Ｎ７が出力されている間図示しないク
ロック発振器から出力されているクロックパルスである
。
ロック発振器から出力されているクロックパルスである
。
ここでＮＯ〜Ｎフに従ってαＮ０〜Ｎ７弓２６を出力す
る指数／ベクトル回路１の構成を第３図に示す。
る指数／ベクトル回路１の構成を第３図に示す。
この回路は従来はＲＯＭによって生成されていたが本実
施例ではゲート回路によって構成しである。尚、第３図
において口はＥｘｃｌｕｓｉｖｅ ＯＲ（排他的論理
和）回路、＋はパスラインを示す。第３図の回路は既約
多項式がｐ （ｘ）”ｘ’ ＋ｘ４ ＋ｘ３ ＋ｘ”
＋１の場合においてＮ ｉ ＝ １ （ｉ ＝Ｏ→７
） （Ｄとき順次ａ＝（０１０ｏｏｏｏｏ）、 α”
＝ （００１０００００）。
施例ではゲート回路によって構成しである。尚、第３図
において口はＥｘｃｌｕｓｉｖｅ ＯＲ（排他的論理
和）回路、＋はパスラインを示す。第３図の回路は既約
多項式がｐ （ｘ）”ｘ’ ＋ｘ４ ＋ｘ３ ＋ｘ”
＋１の場合においてＮ ｉ ＝ １ （ｉ ＝Ｏ→７
） （Ｄとき順次ａ＝（０１０ｏｏｏｏｏ）、 α”
＝ （００１０００００）。
ａ’ ＝ （００００１０００）、ａａ−（１０１１１
０００）、ａ′６＝（００１１００１０）、ａ”＝（１
０１１１００１）、ａ６４＝（１１１１１０１０）、ａ
”’ ＝ （ｔｏｔｏｏｏｏｔ）を出力し、Ｎ１＝０の
とき１を出力するゲート回路構成になっている。
０００）、ａ′６＝（００１１００１０）、ａ”＝（１
０１１１００１）、ａ６４＝（１１１１１０１０）、ａ
”’ ＝ （ｔｏｔｏｏｏｏｔ）を出力し、Ｎ１＝０の
とき１を出力するゲート回路構成になっている。
以上の構成によって、指数表現ｎから、ベクトル表現α
０への変換を簡略化されたゲート回路と乗算回路によっ
て行なうことができる。
０への変換を簡略化されたゲート回路と乗算回路によっ
て行なうことができる。
第１ 図（Ｄ 例ではα０生成までにＮｏＮＮ７をシリ
アルに出力するために８クロツク入カ必要であるが、ク
ロック入力数を少なくしたい場合ＮＯ〜Ｎ７をパラレル
に出力し、乗算回路をそれに応じて複数もっことによっ
てクロック人力にすることもできる。その場合回路量が
多少本実施例より多くなる。
アルに出力するために８クロツク入カ必要であるが、ク
ロック入力数を少なくしたい場合ＮＯ〜Ｎ７をパラレル
に出力し、乗算回路をそれに応じて複数もっことによっ
てクロック人力にすることもできる。その場合回路量が
多少本実施例より多くなる。
以上説明したように、本発明の指数・ベクトル変換回路
はゲート回路及び乗算回路によって構成したので小さい
回路量で指数・ベクトル変換を行なうことができるとい
う効果を奏する。
はゲート回路及び乗算回路によって構成したので小さい
回路量で指数・ベクトル変換を行なうことができるとい
う効果を奏する。
第１図は本発明の実施例に係る指数・ベクトル変換回路
のブロック図、第２図は第１図のブロック図の動作タイ
ミングチャート、第３図は指数／ベクトル回路の構成を
示す図である。 １ −−−−−一指数／ベクトル回路 ２ −−−一−−乗算回路 ３−−−−−−レジスタ
のブロック図、第２図は第１図のブロック図の動作タイ
ミングチャート、第３図は指数／ベクトル回路の構成を
示す図である。 １ −−−−−一指数／ベクトル回路 ２ −−−一−−乗算回路 ３−−−−−−レジスタ
Claims (1)
- 【特許請求の範囲】 ガロア体ＧＦ（２＾ｍ）上の元の指数のバイナリ表現 ｎ＝２＾ｍ＾−＾１・Ｎ＿ｍ＿−＿１＋２＾ｍ＾−＾２
・Ｎ＿ｍ＿−＿２＋・・・＋２・Ｎ＿１＋Ｎ＿０ のＮｉ（ｉ＝０・・・ｍ−１）＝１に対応して▲数式、
化学式、表等があります▼を出力し、Ｎｉ＝０に対応し
て１を 出力する回路手段と、該回路手段の出力を順次乗算する
乗算回路とから構成され、ｎのベクトル表現 ▲数式、化学式、表等があります▼ を生成出力することを特徴としたガロア体上の元の指数
・ベクトル変換回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232003A JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
| DE3751958T DE3751958T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| EP96200874A EP0723342B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| EP87308648A EP0262944B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| DE3789266T DE3789266T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät. |
| DE3752367T DE3752367T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| EP93201798A EP0566215B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| US08/400,521 US5590138A (en) | 1986-09-30 | 1995-03-07 | Error correction apparatus |
| US08/701,327 US5774389A (en) | 1986-09-30 | 1996-08-23 | Error correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232003A JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386924A true JPS6386924A (ja) | 1988-04-18 |
| JPH0783277B2 JPH0783277B2 (ja) | 1995-09-06 |
Family
ID=16932418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232003A Expired - Fee Related JPH0783277B2 (ja) | 1986-09-30 | 1986-09-30 | ガロア体上の元の表現形式変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783277B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012205272A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | リードソロモン復号器及び受信装置 |
-
1986
- 1986-09-30 JP JP61232003A patent/JPH0783277B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012205272A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | リードソロモン復号器及び受信装置 |
| US9077382B2 (en) | 2011-03-28 | 2015-07-07 | Kabushiki Kaisha Toshiba | Reed-solomon decoder and reception apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783277B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |