JPS638691A - 連続ビデオ・レ−ト縮小画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ｘ、ｙアドレス方向発生回路を持つ画像メモリに、縮小
用カウンタ回路と加算回路とを付加して、高速に縮小ア
ドレス計算を行い、連続して入力する画像データを、連
続して縮小して出力する連続ビデオ・レート縮小画像メ
モリ装置である。

〔産業上の利用分野〕

本発明は、ビデオ・レート（テレビの走査速度と同義）
で連続して画像データを画像メモリに入力し、画像メモ
リから画像データを間引してビデオ・レートで読み出す
ようにした連続ビデオ・レート縮小画像メモリ装置に関
するものである。

〔従来の技術〕

第１０図は従来のビデオ・レート縮小回路の例を示す図
である。第１０図において、５はｘ、　　ｙ方向アドレ
ス発生回路、６は乗算回路、７ないし９は２ｔｏｌセレ
クタ、１０と１１は画像メモリをそれぞれ示している。

ｘ、ｙ方向アドレス回路５は、画像メモリ１０と１１の
アドレスを生成するものである。乗算回路６は、ｘ、ｙ
方向アドレス発生回路５の出力するアドレスをに倍（ｋ
は乗数）し、その乗算結果が整数値であれば、それを出
力するものである。２ｔＯｌセレクタ７は、画像メモリ
１１が書込み用であれば左側の入力を出力し、画像メモ
リ１１が読出し用であれば右側の入力を出力する。同様
に、２ｔｏｌセレクタ８は、画像メモリ１０が書込み用
であれば左側の入力を出力し、画像メモリ１０が続出し
用であれば右側の入力を出力する。２ｔｏｌセレクタ９
は、画像メモリ１０が読出し用であれば画像メモリ１０
からの出力を出力し、画像メモリ１１が読出し用であれ
ば画像メモリ１１からの出力を出力する。画像メモリ１
０と１１の内の何れか一方が書込み用とされ、他方が読
出し用とされる。

第３図の従来例は次のように動作する。今、画像メモリ
ｌＯに一画面分のデータが書込まれたとする。書込みが
終了した時点で、画像メモリ１０は読出し用とされ、画
像メモリ１１は書込み用とされ、そしてｘ、Ｘ方向アド
レス発生回路５の出力するアドレスが画像メモリ１１に
供給され、乗算回路６の出力するアドレスが画像メモリ
１０に供給され、画像メモリ１０からの読出しデータが
出力データとされる。画像メモリ１１に一画面分の画像
データが格納されると、画像メモリ１１は読出し用とさ
れ、画像メモリ１０が書込み用とされる。

〔解決しようとする問題点〕

第１０図に示すような従来の画像メモリの制御方式では
、縮小アドレスの計算を、縮小率の逆数とｘ、ｙアドレ
スとの積を求めて行っているので、アドレス計算に時間
がかかり、ビデオ・レートで連続的に縮小するために、
２枚の画像メモリを交互に用いてそれぞれ入力データ用
と出力データ用としている。

本発明は、この点に鑑みて創作されたものであって、画
像メモリの枚数を１枚とすることが出来ると共に、乗算
回路を使用せずに、ビデオ・レートで画像の縮小を行い
得る連続ビデオ・レート縮小画像メモリ装置を提供する
ことを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。第１図において、１は
ｘ、Ｘ方向アドレス発生回路、２は縮小用カウンタ回路
、３は加算回路、４は画像メモリをそれぞれ示している
。ｘ、Ｘ方向アドレス回路１は、クロックゐく入力され
る度にｘ＋ｙ方向アドレスを出力するものである。縮小
用カウンタ回路２は、縮小率で定まる個数のクロックが
入力される度にその計数値を＋１するものである。加算
回路３は、ｘ、Ｘ方向アドレス発生回路１から出力され
るアドレスと縮小用カウンタ回路２のから出力される計
数値とを加算するものである。加算回路３の出力が画像
メモリ４の読出しアドレスになる。ｘ、ｙアドレス方向
発生回路１の出力が、画像メモリ４の書込みアドレスと
なる。画像メモリ４へのデータの書込みはクロック周期
の後半で行われ、画像メモリ４からのデータの読出しは
クロック周期の前半で行われる。なお、第１図には、ア
ドレス発生回路及び縮小用カウンタ回路はそれぞれ１個
しか示されていないが、実際にはＸ方向及びＸ方向のそ
れぞれについてアドレス発生回路が存在し、また、それ
ぞれで縮小用カウンタ回路を持ち、Ｘ方向で読出し及び
占込みアドレスを発生させ、Ｘ方向で読出し及び書込み
アドレスを発生させる。

第２図は本発明の詳細な説明するためのタイムチャート
である。この例は画像を０．７５倍に縮小する例である
。画像メモリ４に対してクロックの前半で読出しアドレ
スを与え、画像データを出力する。この場合の読出しア
ドレスは、画像を０゜７５倍に縮小するために、４画素
を３画素に対応させる。このため、縮小用カウンタ回路
２を３画素毎にカウント・アップする。この結果、読出
しアドレスは３画素ごとに１画素だけ間引している。

クロックの前半で画像メモリ４のデータを出力している
ので、現在の続出しアドレス迄の画像メモリのデータは
使用済みとなっている。クロックの後半で次のフレーム
の画像データを入力する。その場合のアドレスは順次ア
ドレスのため、必ず書込みアドレスの方が読出しアドレ
スより小さいか、或いは等しくなっている。これにより
、入力データは、画像メモリの使用済み領域に、順次ア
ドレスで入力できる。以上の動作により、画像メモリの
データを縮小して読み出し、次のフレームのデータをそ
のままの大きさで入力する。この動作を連続して繰り返
すことにより、ビデオ・レートで連続して画像データを
縮小する。

〔実施例〕

第３図はＸ方向アドレス発生回路の構成例を示す図、第
４図はＸ方向アドレス発生タイミングを示す図、第５図
はＸ方向アドレス発生回路の構成例を示す図、第６図は
Ｘ方向アドレス発生タイミングを示す図である。第３図
ないし第６図において、１２と１３はカウンタを示して
いる。ｘ、Ｘ方向アドレス発生回路は、Ｘ方向アドレス
発生回路とＸ方向アドレス発生回路とからなる。カウン
タ１２は、Ｘ方向アドレス発生回路を構成するものであ
り、クロックの立上がりに同期して計数値をカウント・
アップし、そして、ライン信号のロー・レベル期間で計
数値をクリアする。カウンタ１３は、Ｘ方向アドレス発
生回路を構成するものであり、ライン信号の立上がりに
同期して計数値をカウント・アンプし、そして、フレー
ム信号のロー・レベル期間で計数値をクリアする。

第７図は縮小用カウンタ回路の構成例を示す図、第８図
は縮小用カウンタ回路のタイミングを示す図である。第
７図において、１４は縮小率レジスタ、１５と１６はカ
ウンタをそれぞれ示している。

縮小用カウンタ回路２は、縮小率レジスタ１４、カウン
タ１５及びカウンタ１６を有している。カウンタ１５は
、縮小率レジスタ１４で示される値毎にキャリーを発生
する。カウンタ１６は、キャリー１回毎にカウント・ア
ップする同期カウンタである。例えば０．７５倍にする
ために、縮小率レジスタ１４に３をセットすると、カウ
ンタ１６は、クロック３回毎にカウント・アップを行う
。

第９図は画像メモリの構成例を示す図である。

第９図において、１７はメモリ、１８は２ｔｏｌセレク
クをそれぞれ示している。画像メモリ４は、メモリ１７
及び２ｔ０１セレクタ１８を有している。画像メモリ４
は、クロックの前半で読出しを行い、後半で書込みを行
う。そのため、クロックの前半は２ｔｏｌセレクク１８
により読出しアドレスをメモリ１７のアドレスとして与
えると共に、メモリ１７をリード・モードにする。これ
によりデータを出力し、クロックの後半は２ｔＯ１セレ
クタ１８により書込みアドレスをメモリ１７のアドレス
として与えると共に、メモリ１７をライト・モードにす
る。そして、データをメモリ１７に入力する。

〔発明の効果〕

以上の説明から明らかなように、本発明の連続ビデオ・
レート縮小画像メモリ装置は、画像メモリの枚数を１枚
に出来ること及び回路構成が複雑になる乗算回路を使用
する必要のないこと等の顕著な効果を奏することが出来
る。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の詳細な説明
するためのタイムチャート、第３図はＸ方向アドレス発
生回路の構成例を示す図、第４図はＸ方向アドレス発生
タイミングを示す図、第５図はＸ方向アドレス発生回路
の構成例を示す図、第６図はＸ方向アドレス発生タイミ
ングを示す図、第７図は縮小用カウンタ回路の構成例を
示す図、第８図は縮小用カウンタ回路のタイミングを示
す図、第９図は画像メモリの構成例を示す図、第１０図
は従来のビデオ・レート縮小回路を示す図である。 １・・・ｘ、　　ｙ方向ドレス発生回路、２・・・縮小
用カウンタ回路、３・・・加算回路、４・・・画像メモ
リ。

Claims (1)

1. 【特許請求の範囲】 ｘ、ｙ方向のアドレス発生回路（１）と、 縮小用カウンタ回路（２）と、 アドレス発生回路（１）の出力と縮小用カウンタ回路（
   ２）の出力から画像メモリ（４）のアドレスを計算する
   加算回路（３）と、 を具備することを特徴とする連続ビデオ・レート縮小画
   像メモリ装置。