JPS6376616A - Variable frequency dividing circuit - Google Patents

Abstract

PURPOSE:To make the duty ratio of an output waveform into 1/2 in any frequency dividing ratio by synchronizing to the input clock of a 2<m> notation counter, presetting a set value to the 2<m> notation counter and obtaining an 1/N frequency dividing clock of a clock pulse column from a waveform generating means in accordance with an output coincidence signal. CONSTITUTION:When the maximum value of a frequency dividing ratio N when a clock-pulse column is frequency-divided is made into M and the minimum integer to satisfy M<=2<m> is made into (m), a clock pulse train is made into an input clock. When the output value of a 2<m> notation counter 1 and the value A set to a first registering means 2 are coincident, a coincidence signal is outputted from a coincidence detecting means 3. A value B, which is in accordance with the signal, synchronizes to the input clock of the 2<m> notation counter 1 and is set to a second registering means 4, is preset to the 2<m> notation counter 1 and the 2<m> notation counter 1 repeatedly counts the value from B to A. In such a condition, when the output of a presetting detecting means 5 and the output of an N/2 detecting means 6 are connected to two input edges of a waveform generating means 7, the output waveform, in which the output level is inverted form the N/2 clock of an input clock pulse train, namely, the 1/N frequency-dividing clock pulse of the duty ratio 1/2 is obtained from the waveform generating means 7.

Description

【発明の詳細な説明】[Detailed description of the invention]

ａ）産業上の利用分野 本発明は入力されたクロックパルス列を分周して出力す
る分周回路に関するものであり、更に詳説すると、その
分局比が外部からの設定により、自由に変見られる可変
分局回路に関するものである。 （ロ）従来の技術 クロックパルス列１１７Ｎ分周するとき、一般に′４６
ＩｉＡに示す如き回路構成が用ｉら扛る。第６図の可変
分局器は分局比Ｎの最大値をｂｌとするとき、Ｍ＜２ｆ
ｆ−１ｉ満足する最小の整数ｍによって表わされる２１
進カウンタα］と、分局比Ｎ？Ｉ−設定するｔ数回路［
株］と、該置数回路の設定値と２ｍ進カウｙ／出力との
一致を検出する一致回路３〃で構成される。前記２１進
カウンタは人力クロックパルス列の１り日ツクごとに歩
進さｎ、該カウンタ出力がＮとなりた時、一致回路より
一致信号が出力される。該一致信号によって２ｍ進カウ
ンタを直ちに零状態にリセットする。こｎによって、２
ａｇ進カクンタは０からＮ−１までの値a) Industrial field of application The present invention relates to a frequency dividing circuit that divides and outputs an input clock pulse train.More specifically, the present invention relates to a frequency dividing circuit that divides and outputs an input clock pulse train. This relates to branch circuits. (b) When dividing the frequency of the conventional clock pulse train by 117N, it is generally '46
A circuit configuration as shown in IiA is used. In the variable splitter shown in FIG. 6, when the maximum value of the splitting ratio N is bl, M<2f
21 expressed by the smallest integer m that satisfies f-1i
advance counter α] and division ratio N? I-T number circuit to set [
A matching circuit 3 detects a match between the setting value of the numeric circuit and the 2m-adic y/output. The 21-decimal counter is incremented by n every day of the manual clock pulse train, and when the counter output reaches N, a coincidence signal is outputted from the coincidence circuit. The match signal immediately resets the 2m counter to the zero state. By this, 2
The ag-adic kakunta is a value from 0 to N-1.

【繰り返し計数
することになる。前記一致回路は前記入力クロックパル
ス列のＮり胃ツクに対し１パルス金出力するので、該信
号をもりて１７Ｎ分局出方とすることができる。但し、
この１ハ分周出方彼形はデユーティ比が小さく、そのま
までは利用できないことが多い。一般に、ディジタル回
路ではクロックパルスの立上りエツジと立トリエツジの
両方で回路動作！ｌｌ“１”１４１することが多く、こ
のためクロックパルスのデユーティ比は１／２であるこ
とが望まルる。このようにデユーティ比１／２のクロッ
クパルス列を必要とする場合、上記従来の可変分周回路
では入力クロックパルス列の周波数全２倍にし、分局出
力七フ柴リップフロップ等でさらに１／２分局して目的
のクロックパルス列を取り出していた。しかし、この方
法ではへカクロック周彼数１？２倍にしなＣすればなら
ないという欠点があり、回ＩＮｒｓ成上でこのようなり
ロック周波数が使用できないときには、デユーティ比１
／２のクロックパルス金得ることが困難になる。 この問題に％決する回路として、特公昭５９−５１７８
４「プロクラマフル分周器Ｊ（Ｈｏ５に２１１５６　　
ｚｓ１０４］がある。この回路例？第７図に、ｆ：′ｆ
ｉ−そのタイきング図を第８図に示す。第７図の回１６
扛分周比を置数する置数回路口、２ｍ＃−１カウンタΩ
、一致回路（ｇ）、分局器−、ゲート回路（至）、置形
整形回路（ｇ）で構成される。分局比Ｎが偶数の時は、
ｋ對分周した後、その出力ｌｌ１ｔ形をさらに１／２分
周しく第８図（Ａ）参照】、分局比Ｎが奇数の時はＮ−
２ｎ＋１として、１／ｎ分周と１４□分局を交互に繰り
返し、その出力波形ｔさらに１４分周しているＬｊｌｉ
８図ＣＢ）参照】。これによって、Ｎが偶数の時はデユ
ーティ比１／！、Ｎが奇数の時はデユーティ比ｎ／＜□
ヤ、】のクロックパルスが得られる。この分局器を用い
ると、Ｎの値が大＠−ときにはＮが奇数であフても、デ
ユーティ比はほぼ１／／！となるのであるが、Ｎの値が
小さいとき、例えば１４分周とか１１５分周金行っとき
にはデユーティ比は１４及び列となりてしまい、デユー
ティ比喝のクロックパルス金得ることができなめ。 （ハ）発明が解決しようとする問題点 不発明は、従来のり変分周器において出力波形のデユー
ティ比が１／′２にならないという問題点を解決するも
のであり、如何なる分局比においてもその出力波形のデ
ユーティ比が１／／？となる可変分局器を提供するもの
である。 に）問題点を牌決するための手段本 発明は、グロックパルス列を分周するときの分周比Ｎ（
Ｎは整数］の最大値ｔ″Ｍとし、Ｍく２　ｍ　ｅ満たす
最小の整数ｔｍとするとき、前記クロックパルス列をへ
カクロックとする２ｍ進カウンタと、ｈ−Ｂ＋１　＝Ｎ
（但し、２”＞Ａ＞Ｂ＞０）１ｉ：満たす整数Ａｋ２進
数で設定する第１置数手段と、同じく！１数Ｂを２進数
で設定する＠２置数手段と、前記第１置数手段に設定さ
れた値Ａと前記２ｍ進カクンタ出力値が一致したことを
検出する一致検出手段と、前記２１進カウンタのプリセ
ットが発生した時点を検出するプリセット検出手段と、
プリセットが発生してからηクロック目の時点を検出す
るがう検出手段と、リセット入力端及びプリセット入力
端からなる２つのへカ端を持ちリセット入力層に入力さ
れる信号に応じて１０＃[This will require repeated counting. Since the coincidence circuit outputs one pulse for every N pulse of the input clock pulse train, this signal can be used to output 17N branch stations. however,
The duty ratio of this 1-frequency division output curve is small, and it is often not possible to use it as is. Generally, in digital circuits, the circuit operates on both the rising edge and the rising edge of the clock pulse! ll"1"141, and therefore it is desirable that the duty ratio of the clock pulse be 1/2. In this way, when a clock pulse train with a duty ratio of 1/2 is required, the conventional variable frequency divider circuit described above doubles the frequency of the input clock pulse train, and then divides the frequency into 1/2 using a seven-channel Shiba flip-flop, etc. The target clock pulse train was extracted using the following steps. However, this method has the disadvantage that the number of clock cycles must be increased by 1 to 2 times, and when the lock frequency cannot be used in the INrs formation, the duty ratio is 1 to 2.
/2 clock pulse becomes difficult to obtain. As a circuit to solve this problem,
4 "Programmer full frequency divider J (21156 to Ho5
zs104]. An example of this circuit? In Figure 7, f:'f
i-The timing diagram is shown in FIG. Figure 7, time 16
Number circuit port for setting the frequency division ratio, 2m#-1 counter Ω
, a matching circuit (g), a divider, a gate circuit (to), and a shaping circuit (g). When the division ratio N is an even number,
After dividing the frequency by k, the output ll1t type is further divided by 1/2 (see Fig. 8 (A)), and when the division ratio N is an odd number, it becomes N-.
2n+1, 1/n frequency division and 14□ division are repeated alternately, and the output waveform t is further divided by 14 Ljli
See Figure 8 CB)]. As a result, when N is an even number, the duty ratio is 1/! , when N is an odd number, the duty ratio n/<□
A clock pulse of y, ] is obtained. When this branching device is used, the duty ratio is approximately 1//! even if N is an odd number when the value of N is large. However, when the value of N is small, for example, when the frequency is divided by 14 or 115, the duty ratio becomes 14 and a column, and it is not possible to obtain a clock pulse of the same duty ratio. (c) Problems to be solved by the invention The invention is to solve the problem that the duty ratio of the output waveform is not 1/'2 in the conventional variable frequency divider. Is the duty ratio of the output waveform 1//? This provides a variable branching unit with the following characteristics. 2) Means for determining problems The present invention provides a method for determining the frequency division ratio N (
N is an integer] is the maximum value t''M, and the minimum integer tm that satisfies M<2 m e is a 2m-base counter that uses the clock pulse train as the heka clock, and h-B+1 = N
(However, 2''>A>B>0) 1i: An integer that satisfies Ak A first numeric value means that sets a binary number; a coincidence detection means for detecting that the value A set in the number means matches the 2m-base kakunta output value; and a preset detection means for detecting a time point at which a preset of the 21-base counter occurs;
It has a detection means for detecting the η-th clock after the occurrence of a preset, and two terminals consisting of a reset input terminal and a preset input terminal.

【ローレベル】′を出力しプリ
セット入力端に入力される信号に応じて１１“（ハイレ
ベル）を出力する鼓形生成手段によりて構成さ扛る。 （ホ）作　用 上記のように構成された０Ｔ変分局器において、２ｍ進
カウンタの出力値と第１ｄ故手段に設定された値Ａが一
致すると、−数構出手段より一致信号が出力される。こ
の信号に従い且つ２ｍ進カウｙりの入力クロックに同期
して、第２置数手段に設定さｎた値Ｂが２ｍ進カウｙり
にプリセットされる０こｎによりて２　進カウンタはＢ
からＡまでのｉＩ［を繰り返し計数する。この状態にお
いて、プリセット検出手段の出力と、η検出手段の出力
とを鼓形生成手段の２つの入力端に贋続すｎば、鼓形生
成手段からは人力クロックパルス列の％クロックごとに
出力レベルが反転する出方波形、即ちデユーティ比１／
２の１／Ｎ分周クロックパルスが侍ら扛る。 （へ）実施例 不発明の町変分局器の実施例を第１図、第２因およびＭ
３図に示す。まず、第１１金説明する。 前述のように分局比をＮ、その最大値２Ｍ、Ｍ＜２ｍ′
＆″満比す最小の１ｉ置数ｍとするとき、２２１進カウ
ンタ（１７は入力端子から入力されるクロックパルス列
の１クロックごとに歩進され、その出力と第１ｗｔ数手
段（ｇ〕に設定さｎた値Ａとが一致した時、−数構出回
路（３）より一致信号が出力される。この信号に従い且
つ２　進カウンタ（１）の入力クロックに同期して、ｉ
ｌ／ｉ　２置赦回Ｍ　（４３に設定された値Ｂｉ２′Ｒ
進カウンタ（１）にプリセットする。ここでＡ。 ＢはＡ　−Ｂ＋　１−Ｎ）ｉ？Ｍたす整数である。こ扛
によりて、２１進カウンタ（１）はＢからＡまでの値を
繰り返し針数し、また、Ｎクロックごとにプリセットが
発生する。プリセット検出手段（５）では、この２ｍ進
カウンタ（１）のプリセットが発生した時点ｉ−ｍ出す
る。また、Ｎ／２検出回路（６）ではプリセットが発生
した時点からＮ／、クロック目の時点を検出する。 ηクロック目を検出する方法は次のとおりである。まず
、２　進カウンタ（１）は入力クロックの立上りエツジ
に同期して歩進するものとする。Ｎ−１）ＥＨＩＮ、（
Ｄ時ｔｄ、、Ｎ＝２ｎ（ｎ：整数］として、２１進カク
ンタの出力値がＢ＋ｎとなった時の入力クロックの１１
＃（ハイレベル）の時点を検出する。 また、Ｎが奇数の時は、Ｎ＝２ｎ＋１として２１Ｒ進カ
ウンタの出力値がＢ十ｎとなった時の入力クロックの’
Ｑ’（！ｙ−ｖベル］の時点を検出する。 このよりにしＩＶ９クロック目の時点が検出できる。そ
して、プリセット検出回路（５）の出力全波形生成回路
（７）のリセット入力ｊｉｌ？、九はプリセット入力端
の一方に供給し、η検出回路（６）の出力全波形生成回
路（７）のもう一方の入力端に供給する。波形生成回路
（７）はリセット入力端に入力される信号に応じて１０
′（ローレベル）音出力し、プリセット入力端に入力さ
れる信号に応じて１１“（ハイレベル］を出力する。こ
ｎにより入力クロックパルス列がデユーティ比１／！で
おルば、波形生成回路（７）からは、”／２クロックご
とに出力レベルが反転する出力波形即ちデユーティ比１
／２の１／Ｎ分周クロックパルス列が得られる。 次に、具体的な数値を挙げ、本発明の５Ｔ；Ｒ分絢回路
の動作全説明する。分局比Ｎの最大値Ｍ＝１６とし、従
りてｊｊｐｇ　ｗ−４とする。またＢ−Ｑとし、従つて
Ａの１直はＡ、Ｎ−１で与えらｎる。これらの数［をも
とにし、実ｗｔのディジタル回路素子音用いて構成した
例を第２図に示す。第２図では、１６進カウンタ（８Ｊ
　ｔ′用９、第１置赦回路として、４ビツトデイツプス
イツチ（９）を用１１一致検出回路としてコンパレータ
ａ■１いる。なお、Ｂ−０であるので、第２置数回路と
しては、単に、カラｙりのプリセット値入力１＆：′″
０“に固定してｓＬｔばよい。また、プリセット検出回
路はＤｆｉフリップフロップｔｔｎ′ｆｒ用いて、コン
パレータαＱの出力金入力クロックで１クロック遅延す
るよう構成する。 汐検出回路Ｑａはコンパレータ、排他的論理和回路（ｘ
ｏｈ）および否定論理積回路（ＮＡＮＤＩで構成する。 そして、波形生成回路として、Ｒ−Ｓフリラグフロップ
１）ヲ用いる。第４図に分局比Ｎａｗ７、従りて人蹴６
とした時のタイミング図を示す。この場合、カウンタ出
力値が６となった時、コンパ−レータαＱより１０＃が
出力される。この出力音１クロック分遅延したものがＤ
型フリッグフロッグａυから出力される。また、カウン
タ値３となりた時の入力クロックパルスの１０＃の時点
を示す信号がη検出回路時から出方される。ａυ及び法
４の２つの出力で、Ｒ−８７リツグフロツグ峙を動作さ
せることにより、１７７分周グロックパルス列が得られ
る。 また第３図はＭ−１６，Ａ−１５ｔＢ−１６−Ｎとした
時の構成例である。この場合、１６進カウンタα４のリ
プル中ヤリー出力を利用し、この反転信号でカウンタの
プリセットを行うことにより、ｉ１Ｎｍ回路及び−数構
出回路が構成できる。第２を数回路には４ビツトデイツ
プスイツチｕ１を用い、プリセット検出回路にはＤｆＪ
フジツブフロッグ四を用いる。η検出回路ＩＩＤ＃：ｌ
：、排他的論理和回路（ＸＯＲ）、否定回路（ＮＯＴ３
およびＦＩｋ埋利回路（ＯＲＪで構成する。なｓｌこの
Ｎ／２検出回路は第２図と同様にコンパレータ全周いる
構成としてもよい。そして、Ｒ−Ｓフリップフロップｕ
８によって、波形生成回路全構成し、出方を得る。第５
図は分局比Ｎ＝６、従りて１）＝１Ｑとした時のタイミ
ング図である。 （ト）発明の効果 入力クロックパルス列のデユーティ比が１／２である時
、本発明のＯＴ変分周回路金用いると、如何なる分周比
でありてもデユーティ比１／２の分周クロックパルス列
會得ることができる。[Low level]' and outputs 11" (high level) according to the signal input to the preset input terminal. (E) Function In the 0T variational station, when the output value of the 2m-base counter and the value A set in the 1d-order means match, a coincidence signal is output from the -number generating means.Following this signal, the 2m-base counter In synchronization with the input clock of 0, the value B set in the second numeric value means is preset to 2m base counter.
Repeatedly count iI[ from to A. In this state, if the output of the preset detection means and the output of the η detection means are connected to the two input terminals of the hourglass generation means, the output level from the hourglass generation means increases every % clock of the human clock pulse train. Output waveform where is inverted, that is, duty ratio 1/
A clock pulse with a frequency divided by 1/N of 2 is sent from the samurai. (to) Example of the uninvented town variation station device shown in Fig. 1, the second factor, and M
Shown in Figure 3. First, I will explain the 11th money. As mentioned above, the division ratio is N, its maximum value is 2M, and M<2m'
&''When the minimum 1i set number m is set to fully satisfy, the 221-decimal counter (17 is incremented every clock of the clock pulse train input from the input terminal, and the output and the first wt number means (g) are set When the calculated value A matches, a match signal is output from the minus number generating circuit (3).Following this signal and in synchronization with the input clock of the binary counter (1), the i
l/i 2 position pardon time M (value set to 43 Bi2'R
Preset to digit counter (1). A here. B is A −B+ 1−N)i? M plus an integer. As a result of this operation, the 21-decimal counter (1) repeats the values from B to A for the number of stitches, and a preset is generated every N clocks. The preset detection means (5) outputs the time point im when the preset of the 2m counter (1) occurs. Further, the N/2 detection circuit (6) detects the N/th clock time from the time when the preset occurs. The method for detecting the ηth clock is as follows. First, it is assumed that the binary counter (1) increments in synchronization with the rising edge of the input clock. N-1) EHIN, (
11 of the input clock when the output value of the 21-decimal kakunta becomes B+n, assuming N=2n (n: integer) at D time td,,
Detect the point of # (high level). Also, when N is an odd number, set N=2n+1, and the input clock ' when the output value of the 21R counter becomes B0n
Detect the time point Q'(!y-v bell). Based on this, the time point of the 9th IV clock can be detected.Then, the output of the preset detection circuit (5), the reset input jil? of the full waveform generation circuit (7), 9 is supplied to one of the preset input terminals, and the output of the η detection circuit (6) is supplied to the other input terminal of the full waveform generation circuit (7).The waveform generation circuit (7) is input to the reset input terminal. 10 depending on the signal
' (low level) sound is output, and 11'' (high level) is output according to the signal input to the preset input terminal.If the input clock pulse train has a duty ratio of 1/!, the waveform generation circuit From (7), the output waveform whose output level is inverted every 2 clocks, that is, the duty ratio is 1.
A 1/N frequency divided clock pulse train of /2 is obtained. Next, the entire operation of the 5T;R circuit of the present invention will be explained using specific numerical values. The maximum value M of the division ratio N is assumed to be 16, and therefore jjpg w-4. Also, let B-Q, and therefore, one shift of A is given by A, N-1. FIG. 2 shows an example constructed based on these numbers and using real wt digital circuit element sounds. In Figure 2, the hexadecimal counter (8J
9 for t', a 4-bit dip switch (9) as a first leave circuit, and a comparator a1 as a coincidence detection circuit. In addition, since it is B-0, the second digit circuit simply inputs the preset value 1&:'''
The preset detection circuit is configured to be delayed by one clock with the output gold input clock of the comparator αQ using the Dfi flip-flop ttn'fr.The tide detection circuit Qa is a comparator, exclusive OR circuit (x
oh) and a NAND circuit (NANDI). An R-S free lag flop 1) is used as the waveform generation circuit. Figure 4 shows the branch ratio Naw 7, so it is 6
The timing diagram is shown below. In this case, when the counter output value reaches 6, 10# is output from the comparator αQ. This output sound delayed by one clock is D
It is output from the type frigfrog aυ. Further, a signal indicating the time point of 10# of the input clock pulse when the counter value reaches 3 is output from the η detection circuit. By operating the R-87 Rig Frog with two outputs, aυ and Law 4, a 177 frequency divided Glock pulse train is obtained. Further, FIG. 3 shows an example of the configuration when M-16, A-15tB-16-N is used. In this case, the i1Nm circuit and the -number construction circuit can be constructed by using the ripple output of the hexadecimal counter α4 and presetting the counter with this inverted signal. A 4-bit depth switch u1 is used for the second several circuits, and a DfJ is used for the preset detection circuit.
Use Fujitsubu Frog 4. η detection circuit IID#:l
:, exclusive OR circuit (XOR), NOT circuit (NOT3
and FIk compensation circuit (ORJ).This N/2 detection circuit may be constructed with a comparator all around it as in FIG.
8, configure the entire waveform generation circuit and obtain the output. Fifth
The figure is a timing diagram when the division ratio N=6, therefore 1)=1Q. (g) Effects of the invention When the duty ratio of the input clock pulse train is 1/2, if the OT variable frequency divider circuit of the present invention is used, the divided clock pulse train with the duty ratio of 1/2 can be obtained no matter what the frequency division ratio is. I can meet you.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の分周回路のブロック回路図、第２図及
び第３図は本発明の可変分周回路の具体的実施例全示す
図、ｊｇ４図はＮ２図の回路動作を説明するタイミング
図、第５図は１ｇ３図の回路動作全説明するタイミング
図、ｊｌ！６図及び第７図は従来の町変分局器の例？示
すブロック回路図、第８図は第７図の回路動作を説明す
るタイミング図である。 （１バ８ＪＬ１４１・・・２　進カウンタ、（ｇハ９川
か・・第」置数回路、［３Ｊ（ｌ（ｇ）・・・−数構出
回路、（４）四・・・帛２ｄ数回路、（５川皿ト・プリ
セット検出回路、（６）Ｌ１４回・・・ルー検出回路、
（７）α３μ帽・・波形生成回路。 笛Ａｓ Ｍｅｔ％世１ （ａｌ　　　入ｈ７０・ｖ７パＩレスｉ′］（ｂｌ　　
　カウンタ（８）の七力 （ｆｌ　　分周七カ 第５図 （ａｌ　　　入カフ０・ｌフパｌしス列（ｂｌ　　カラ
ン？（＋　４）のＲカ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　−１ｔ！
６図Figure 1 is a block circuit diagram of the frequency divider circuit of the present invention, Figures 2 and 3 are diagrams showing all specific embodiments of the variable frequency divider circuit of the present invention, and Figure jg4 explains the circuit operation of Figure N2. Timing diagram, Figure 5 is a timing diagram that fully explains the circuit operation of Figure 1g3, jl! Are Figures 6 and 7 examples of conventional town variation station equipment? The block circuit diagram shown in FIG. 8 is a timing diagram explaining the circuit operation of FIG. 7. (1 bar 8 JL141...binary counter, (gha9kawa...th) digit circuit, [3J(l(g)...-number output circuit, (4) 4...band 2d Several circuits, (5 river plate preset detection circuit, (6) L14 times...Lou detection circuit,
(7) α3μ cap... Waveform generation circuit. Flute As Met% world 1 (al entry h70・v7 pai reply i') (bl
Counter (8) 7 power (fl Frequency division 7 power Figure 5)
-1t!
Figure 6

Claims (1)

【特許請求の範囲】[Claims] （１）（ａ）クロックパルス列を分周するときの分周比
Ｎ（Ｎは整数）の最大値をＭとし、Ｍ≦２＾ｍを満たす
最小の整数をｍとするとき、前記クロックパルス列を入
力クロックとする２＾ｍ進カウンタと、（ｂ）Ａ−Ｂ＋
１＝Ｎ（但し、２＾ｍ＞Ａ＞Ｂ＞０）を満たす整数Ａを
２進数で設定する第１置数手段と、 （ｃ）整数Ｂを２進数で設定する第２置数手段と、 （ｄ）前記第１置数手段に設定された値Ａと前記２＾ｍ
進カウンタ出力値が一致したことを検出する一致検出手
段と、 （ｅ）前記２＾ｍ進カウンタのプリセットが発生した時
点を検出するプリセット検出手段と、（ｆ）前記プリセ
ットが発生してからＮ／２クロック目（即ち（Ａ−Ｂ＋
１）／２クロック目）の時点を検出するＮ／２検出手段
と、 （ｇ）リセット入力端及びプリセット入力端からなる２
つの入力端を持ちリセット入力端に印加される信号に応
じて“０”（ローレベル）を出力し、プリセット入力端
に印加される信号に応じて“１”（ハイレベル）を出力
する波形生成手段とを備え、 前記一致検出手段の出力一致信号に応じ、且つ前記２＾
ｍ進カウンタの入力クロックに同期して前記第２置数手
段の設定値Ｂを前記２＾ｍ進カウンタにプリセットし、
而して２＾ｍ進カウンタはＢからＡまでの値を繰り返し
計数動作し、更に、前記プリセット検出手段出力と前記
Ｎ／２検出手段出力とを前記波形生成手段の２つの入力
とし、該波形生成手段より前記クロックパルス列の１／
Ｎ分周クロックを得ることを特徴とする可変分周回路。(1) (a) When the maximum value of the frequency division ratio N (N is an integer) when dividing the clock pulse train is M, and the minimum integer that satisfies M≦2^m is m, then the clock pulse train is A 2^m-adic counter used as an input clock, and (b) A-B+
(c) a first numeral means for setting an integer A satisfying 1=N (however, 2^m>A>B>0) in a binary number; (c) a second numeral means for setting an integer B in a binary number; , (d) the value A set in the first numeric value means and the 2^m
(e) preset detection means for detecting a time point at which a preset of the 2^m-base counter occurs; and (f) a coincidence detection means for detecting a coincidence of the output values of the base-2 m-base counter; /2nd clock (i.e. (A-B+
1) N/2 detection means for detecting the point in time (2nd clock); and (g) 2 consisting of a reset input terminal and a preset input terminal.
Waveform generation that has two input terminals and outputs "0" (low level) according to the signal applied to the reset input terminal, and "1" (high level) according to the signal applied to the preset input terminal. means, responsive to the output coincidence signal of the coincidence detection means, and according to the above 2^
presetting a set value B of the second number setting means in the 2^m-ary counter in synchronization with an input clock of the m-ary counter;
The 2^m-adic counter repeatedly counts the values from B to A, and furthermore, the output of the preset detection means and the output of the N/2 detection means are used as two inputs of the waveform generation means, and the waveform The generation means generates 1/1/1 of the clock pulse train.
A variable frequency divider circuit characterized in that it obtains an N-divided clock.