Claims (7)
입력단자(IN)과, 출력단자(OUT)와, 제1 및 제2전원수단(Vcc, GND)와, 상기 제1전원수단과 상기 출력단자간에 직렬로 연결되는 다수의 P-채널 트랜지스터들과 그리고 상기 출력단자와 상기 전원수단사이에 직렬로 연결되는 다수의 N-채널 트랜지스터들(Q1n 내지 Q4n)을 포함하되, 상기 P-채널 트랜지스터들은 상기 입력단자의 전위 강하에 의해 외측으로부터 내측으로 순차적으로 도통되며 또한 상기 입력단자의 전위의 상승에 의해 내측으로부터 외측으로 순차적으로 차단되며, 상기 N-채널 트랜지스터들은 상기 력단자의 전위상승에 의해 외측으로부터 내측으로 순차적으로 도통되며, 또한 상기 입력단자의 전위 강하에 의해 내측으로부터 외측으로 순차적으로 차단되는 것이 특징인 지연회로.A plurality of P-channel transistors connected in series between an input terminal IN, an output terminal OUT, first and second power supply means Vcc and GND, and the first power supply means and the output terminal; And a plurality of N-channel transistors Q1n to Q4n connected in series between the output terminal and the power supply means, wherein the P-channel transistors are sequentially moved from the outside to the inside by a potential drop of the input terminal. Conduction and are sequentially blocked from the inside to the outside by the rise of the potential of the input terminal, and the N-channel transistors are sequentially conducted from the outside to the inside by the potential rise of the power terminal, and also the potential of the input terminal. A delay circuit characterized in that it is sequentially cut from the inside to the outside by the drop.
입력단자(IN)와, 중간단자(C), 출력단자(OUT)와, 제1 및 제2전원수단(Vcc, GND)와, 상기 입력단자와 상기 중간 단자 사이에 연결되는 제1인버어터(INVA)를 포함하되, 상기 제1인버어터는 : 상기 제1전원수단과 상기 중간단자간에 직렬로 연결되어 상기 입력단자의 전위에 의해 구동되는 다수의 제1 P-채널 트랜지스터들(Q1p내지 Q4p)와, 상기 중간단자와 상기 제2전원단자사이에 직렬로 연결되어 상기 입력단자의 전위에 의해 구동되는 다수의 다수의 제1N-채널 트랜지스터들(Q1n내지 Q4n)과 그리고 상기 중간단자와 상기 출력단자사이에 연결되는 제2인버어터(INVB)를 포함하며, 상기 제2인버어터는 : 상기 제1전원수단과 상기 출력단자사이에 직렬로 연결되어 상기 중간단자의 전위에 의해 구동되는 다수의 제2 P-채널 트랜지스터들 (Q1p'내지 Q4p')와, 그리고 상기 출력단자와 상기 제2전원수단간에 직렬로 연결되어 상기 중간단자의 전위에 의해 구동되는 다수의 제2 N-채널 트랜지스터들(Q1n'내지 Q4n')를 포함하는 것이 특징인 지연회로.An input terminal IN, an intermediate terminal C, an output terminal OUT, first and second power supply units Vcc and GND, and a first inverter connected between the input terminal and the intermediate terminal INVA), wherein the first inverter comprises: a plurality of first P-channel transistors Q 1p to Q connected in series between the first power supply means and the intermediate terminal and driven by a potential of the input terminal; 4p ), a plurality of first N-channel transistors Q 1n to Q 4n connected in series between the intermediate terminal and the second power supply terminal and driven by the potential of the input terminal, and the intermediate terminal. And a second inverter (INVB) connected between the output terminal and the second inverter, the second inverter being connected in series between the first power supply means and the output terminal and driven by a potential of the intermediate terminal. and a plurality of the 2 P- channel transistors (Q 1p 'to Q 4p'), and the Output terminal and the second is connected in series between the power source means is characterized by a delay circuit including a second plurality of the N- channel transistors (Q 1n 'to Q 4n') driven by the electric potential of the intermediate terminal.
제2항에서, 상기 제1 및 제2인버어터들 사이에 연결되며, 직렬로 연결되는 한쌍의 P-채널 및 N-채널 트랜지스터들을 포함하는 제3인버어터(INVA')와, 상기 제2인버어터의 출력에 연결되며, 직렬로 연결된 한쌍의 P-채널 및 N-채널 트랜지스터들을 포함하는 제4인버어터(INVB')를 더 포함하는 것이 특징인 지연회로.3. The third inverter (INVA ′) connected between the first and second inverters and including a pair of P-channel and N-channel transistors connected in series, and the second inverter. And a fourth inverter (INVB ') connected to the output of the adapter and including a pair of P-channel and N-channel transistors connected in series.
입력단자(IN)와 출력단자(OUT)와, 제1 및 제2전원수단(Vcc GND)와, 그리고 상기 입력단자와 상기 출력단자사이에 직렬로 연결되며, 제1 및 제2전원 단자들간에 직렬로 연결되는 동일수의 P-채널 트랜지스터들과 N-채널 트랜지스터들을 각각 갖고 있는 제1 및 제2인버어터들(INVA, INVB)와, 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들의 입력들에 궤환되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의쌍들중 몇개의 공통 출력(B, D, F)들을 포함하는 것이 특징인 지연회로.An input terminal IN and an output terminal OUT, first and second power supply means Vcc GND, and are connected in series between the input terminal and the output terminal, and between the first and second power terminals First and second inverters INVA and INVB each having the same number of P-channel transistors and N-channel transistors connected in series, and the P-channel and N-channel transistors of the first inverter. And a common output (B, D, F) of several of the pairs of P-channel and N-channel transistors of the second inverter fed back to the inputs of the pairs of pulses.
입력단자(IN)와, 출력단자(OUT)와, 제1 및 제2전원수단(Vcc, GND)와, 그리고 상기 제1 및 제2전원수단간에 직렬로 연결된 동일 수의 P-채널 및 N-채널 트랜지스터들을 각각 갖고 있는 제1 및 제2인버어터들(INVA, INVB)와, 상기 입력단자의 전위에 의해 구동되는 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍과, 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들의 각 공통 출력에 의해 외측으로부터 내측으로 순차 구동되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들과, 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들의 각 공통 출력에 의해 순차 구동되는 최외측쌍을 제외한 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들과, 상기 출력단자에 연결되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 쌍들의 각 공통 출력에 의해 순차 구동되는 최외측쌍을 제외한 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터의 쌍들과, 상기 출력단자에 연결되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최내측상의 공통 출력을 포함하는 것이 특징인 지연회로.The same number of P-channels and N− connected in series between the input terminal IN, the output terminal OUT, the first and second power supply means (Vcc, GND), and the first and second power supply means. First and second inverters (INVA, INVB) having channel transistors, respectively, an outermost pair of P-channel and N-channel transistors of the first inverter driven by a potential of the input terminal, Pairs of P-channel and N-channel transistors of the second inverter sequentially driven from outside to inside by respective common outputs of the pairs of P-channel and N-channel transistors of the first inverter, and the second A pair of P-channel and N-channel transistors of the first inverter except for the outermost pair sequentially driven by respective common outputs of the pair of P-channel and N-channel transistors of the inverter, and connected to the output terminal P-channel and N-channel transistors of the second inverter Pairs of P-channel and N-channel transistors of the first inverter except the outermost pair sequentially driven by each common output of the pairs of pairs, P-channels of the second inverter connected to the output terminals, and And a common output on the innermost side of the N-channel transistors.
입력단자(IN), 출력단자(OUT), 제1 및 제2전원수단(Vcc, GND)와, 그리고 상기 제1 및 제2전원수단간에 직렬로 연결된 동일 수의 P-채널트랜지스터들과 N-채널 트랜지스터들을 각각 갖는 제1 및 제2인버어터들(INVA, INVB)와, 상기 입력단자의 전위에 의해 구동되는 상기 제1인버어터의 P-채널 및 N-채널의 최외측쌍과, 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍의 공통 출력에 의해 구동되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍과, 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍의 공통출력에 의해 구동되는 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 내측쌍들과, 상기 출력 단자에 연결되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최내측쌍의 출력을 포함하는 것이 특징인 지연회로.The same number of P-channel transistors and N− connected in series between the input terminal IN, the output terminal OUT, the first and second power supply means (Vcc, GND), and between the first and second power supply means. First and second inverters (INVA, INVB) having channel transistors, the outermost pair of the P-channel and N-channel of the first inverter driven by the potential of the input terminal, The outermost pair of P-channel and N-channel transistors of the second inverter driven by a common output of the outermost pair of P-channel and N-channel transistors of one inverter, and the P of the second inverter An inner pair of P-channel and N-channel transistors of the first inverter driven by a common output of an outermost pair of channel and N-channel transistors, and of the second inverter connected to the output terminal. Delay times characterized by including the output of the innermost pair of P-channel and N-channel transistors .
입력단자(IN)와, 출력단자(OUT)와, 제1 및 제2전원수단(Vcc, GND)와, 그리고 상기 제1 및 제2전원수단사이에 직렬로 연결되는 동일수의 P-채널 및 N-채널 트랜지스터들을 각각 갖는 제1 및 제2인버어터들(INVA, INVB)와, 상기 입력단자의 전위에 의해 구동되는 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍과, 상기 제1인버어터의 최외측의 P-채널 및 N-채널 트랜지스터들의 공통출력에 의해 구동되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최외측쌍과, 상기 제2인버어터의최내측쌍의 P-채널 및 N-채널 트랜지스터들의 공통출력에 의해 구동되는 상기 제1인버어터의 P-채널 및 N-채널 트랜지스터들의 내측쌍들과, 상기 제1인버어터의 최내측의 P-채널 및 N-채널 트랜지스터들의 공통 출력(B)에 의해 구동되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 내측쌍들과, 상기 출력단자에 연결되는 상기 제2인버어터의 P-채널 및 N-채널 트랜지스터들의 최내측쌍의 출력을 포함하는 것이 특징인 지연회로.The same number of P-channels connected in series between the input terminal IN, the output terminal OUT, the first and second power supply means (Vcc, GND), and the first and second power supply means; First and second inverters INVA and INVB having N-channel transistors, respectively, and an outermost pair of P-channel and N-channel transistors of the first inverter driven by a potential of the input terminal; And an outermost pair of P-channel and N-channel transistors of the second inverter driven by a common output of the outermost P-channel and N-channel transistors of the first inverter, and the second inverter. Inner pairs of the P-channel and N-channel transistors of the first inverter driven by a common output of the innermost pair of P-channel and N-channel transistors, and the innermost P of the first inverter; P-channel and N− of the second inverter driven by a common output B of channel and N-channel transistors. Null is characterized in comprising an inner pair and an output of the innermost pair of the second inverted channel P- and N- channel transistors in the eoteo coupled to the output terminal of the delay circuit transistor.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.