JPS6372136A - 半導体装置 - Google Patents
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- JPS6372136A JPS6372136A JP61215779A JP21577986A JPS6372136A JP S6372136 A JPS6372136 A JP S6372136A JP 61215779 A JP61215779 A JP 61215779A JP 21577986 A JP21577986 A JP 21577986A JP S6372136 A JPS6372136 A JP S6372136A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 239000008188 pellet Substances 0.000 claims abstract description 50
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000007689 inspection Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 8
- 239000013078 crystal Substances 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 239000004411 aluminium Substances 0.000 abstract 1
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 29
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に適用して特に有効な技術に関す
るもので、たとえば半導体装置に搭載される半導体ペレ
ットの構造に利用して有効な技術に関するものである。
るもので、たとえば半導体装置に搭載される半導体ペレ
ットの構造に利用して有効な技術に関するものである。
半導体ペレットについては、株式会社工業調査会、昭和
５５年１月１０日発行、ｒＩＣ化実装技術」 （日本マ
イクロエレクトロニクス協会２Ｍ）Ｐ２Ｏに記載されて
いる。ここにはワイヤボンディング用のベレット （チ
ップ）について写真によりそのペレット表面の素子の形
成状態が示されている。
５５年１月１０日発行、ｒＩＣ化実装技術」 （日本マ
イクロエレクトロニクス協会２Ｍ）Ｐ２Ｏに記載されて
いる。ここにはワイヤボンディング用のベレット （チ
ップ）について写真によりそのペレット表面の素子の形
成状態が示されている。
ところで、本発明者は、上記のような半導体ペレットの
素子構造について検討した。以下は、本発明者によって
検討された技術であり、その概要は次の通りである。
素子構造について検討した。以下は、本発明者によって
検討された技術であり、その概要は次の通りである。
すなわち、半導体ペレットはシリコン（Ｓｌ）単結晶等
の半導体インゴットをスライスしたウェハをさらに平面
方向に四角形状に分割して得られるものである。この半
導体ペレット上に形成される回路の高集積化が進み、半
導体ベレット上の回路パターンが複雑かつ微細化してく
ると、半導体ウェハの露光時におけるマスク （あるい
はレチクル）との位置合わせに際して、ウェハレベルで
のアライメントのみでは正確な位置合わせ精度を得るこ
とが困難となってくる。そのため、ペレット単位でのア
ライメントを行う、いわゆるチップアライメントが必要
となってくるが、このチップアライメントのためのアラ
イメントマークを半導体ウェハ上のベレットの回路形成
領域に隣設した余領域に形成することが知られている。
の半導体インゴットをスライスしたウェハをさらに平面
方向に四角形状に分割して得られるものである。この半
導体ペレット上に形成される回路の高集積化が進み、半
導体ベレット上の回路パターンが複雑かつ微細化してく
ると、半導体ウェハの露光時におけるマスク （あるい
はレチクル）との位置合わせに際して、ウェハレベルで
のアライメントのみでは正確な位置合わせ精度を得るこ
とが困難となってくる。そのため、ペレット単位でのア
ライメントを行う、いわゆるチップアライメントが必要
となってくるが、このチップアライメントのためのアラ
イメントマークを半導体ウェハ上のベレットの回路形成
領域に隣設した余領域に形成することが知られている。
一方、半導体装置製造においては、半導体ペレットの回
路形成領域に形成された素子部分と同一構造の検査用素
子を余領域に形成して、この検査用素子を検査すること
によって、半導体ペレット上の素子部分のｆ／成状態等
を間接的に検査することが考えられる。。
路形成領域に形成された素子部分と同一構造の検査用素
子を余領域に形成して、この検査用素子を検査すること
によって、半導体ペレット上の素子部分のｆ／成状態等
を間接的に検査することが考えられる。。
上記のように、アライメントマークおよび検査用素子の
ために形成される余領域は一般にＴＥＧ（Ｔｅｓｔｉｎ
ｇ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ ）部と総称されてお
り、半導体ウェハの回路形成領域間にこのＴＥＧ部を設
けることが知られている。
ために形成される余領域は一般にＴＥＧ（Ｔｅｓｔｉｎ
ｇ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ ）部と総称されてお
り、半導体ウェハの回路形成領域間にこのＴＥＧ部を設
けることが知られている。
ところが、上記のような目的で形成されるＴＥＧ部は、
ウェハアラ・イメントからチップアライメントへ技術が
移行して、ペレット単位でのアライメントが必要となっ
てくるにつれ、アライメントマークの形成のためにより
広い面積を必要とされるようになってきた。
ウェハアラ・イメントからチップアライメントへ技術が
移行して、ペレット単位でのアライメントが必要となっ
てくるにつれ、アライメントマークの形成のためにより
広い面積を必要とされるようになってきた。
このように、半導体ペレットの側部に設けられるＴＥＧ
部の面積が広くなると、当然に半導体ウェハ上でのペレ
ット取得数も減少することになり、結果的にウェハの歩
留りを低下させる一因ともなりかねないことが本発明者
によってさらに明らかにされた。
部の面積が広くなると、当然に半導体ウェハ上でのペレ
ット取得数も減少することになり、結果的にウェハの歩
留りを低下させる一因ともなりかねないことが本発明者
によってさらに明らかにされた。
本発明は、上記問題点に着目してなされたものであり、
その目的はウェハ上での半導体ペレット取得数を増加さ
せて歩留りを向上させるとともに、信頼性の高い半導体
装置を提供することにある。
その目的はウェハ上での半導体ペレット取得数を増加さ
せて歩留りを向上させるとともに、信頼性の高い半導体
装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半導体装置に搭載される半導体ペレットの回
路形成領域上の角部近傍にＴＥＧ部を形成したものであ
る。
路形成領域上の角部近傍にＴＥＧ部を形成したものであ
る。
上記した手段によれば、ＴＥＧ部が半導体ペレットの回
路形成領域上の角部近傍に形成されているため、ウェハ
上において、各半導体ベレット間を接近した状態で形成
できるため、単位ウェハ当たりのペレット取得数を増加
させることができ、ウェハの歩留りを向上させることが
できる。
路形成領域上の角部近傍に形成されているため、ウェハ
上において、各半導体ベレット間を接近した状態で形成
できるため、単位ウェハ当たりのペレット取得数を増加
させることができ、ウェハの歩留りを向上させることが
できる。
また、これにより信頼性の高い半導体装置を提供するこ
とができる。
とができる。
第１図は本発明の一実施例である半導体装置に搭載され
る半導体ペレットをウェハの状態で示す部分平面図、第
２図は実施例である半導体装置を示す断面図である。
る半導体ペレットをウェハの状態で示す部分平面図、第
２図は実施例である半導体装置を示す断面図である。
本実施例の半導体装置１は、第２図に示すように、パッ
ケージ本体２を形成するエポキシ樹脂によって半導体ペ
レット３が封止されてなる、いわゆる樹脂封止型の半導
体装置であり、そのパッケージ形式はパッケージ本体２
の平面長手方向の２側面よりそれぞれリード４が突出さ
れたデニアルインライン（Ｄ Ｉ Ｌ＞型の半導体装置
である。
ケージ本体２を形成するエポキシ樹脂によって半導体ペ
レット３が封止されてなる、いわゆる樹脂封止型の半導
体装置であり、そのパッケージ形式はパッケージ本体２
の平面長手方向の２側面よりそれぞれリード４が突出さ
れたデニアルインライン（Ｄ Ｉ Ｌ＞型の半導体装置
である。
上記パッケージ本体２内では上記リード４はインナーリ
ード４ａを形成しており、このインナーリード４ａの中
央部にはタブ５が設けられており、このタブ５上には半
導体ペレット３が銀ペースト６等の接合手段により固定
され、いわゆるアイランド部Ｉを形成している。
ード４ａを形成しており、このインナーリード４ａの中
央部にはタブ５が設けられており、このタブ５上には半
導体ペレット３が銀ペースト６等の接合手段により固定
され、いわゆるアイランド部Ｉを形成している。
ここで、上記半導体ペレット３について説明すると以下
の通りである。
の通りである。
すなわち、この半導体ペレット３はシリコン（Ｓｉ）の
単結晶インゴットをスライスして得られたウェハ７の表
面に酸化・拡散・蒸着等の諸工程を経て所定の回路領域
８を形成して、さらにこれらの回路領域８毎にウェハ７
を分割して得られるものである。
単結晶インゴットをスライスして得られたウェハ７の表
面に酸化・拡散・蒸着等の諸工程を経て所定の回路領域
８を形成して、さらにこれらの回路領域８毎にウェハ７
を分割して得られるものである。
ところで、本実施例の半導体ペレット３では、第１図に
示すように、ウェハ７の状態において、その表面には所
定の回路領域８およびアルミニウム（ＡＡ）からなるパ
ッド９の他に、その四隅（角部）にそれぞれＴＥＧ部ｌ
Ｏが設けられている。
示すように、ウェハ７の状態において、その表面には所
定の回路領域８およびアルミニウム（ＡＡ）からなるパ
ッド９の他に、その四隅（角部）にそれぞれＴＥＧ部ｌ
Ｏが設けられている。
ここで、上記角部近傍にはパッド９は設けられておらず
、また配線も存在しないため、このようなＴＥＧ部１０
を設けても回路形成上障害となることはない。
、また配線も存在しないため、このようなＴＥＧ部１０
を設けても回路形成上障害となることはない。
ところで、本実施例において、ＴＥＧ部１０には図示し
ないアライメントマークおよび検査用素子が形成されて
おり、このうちアライメントマークはレチクル等を用い
た露光工程において、当該レチクルとウェハ７との位置
決めの基準として用いられる。また、検査用素子は所定
の回路領域８に形成されている素子と同様の素子が形成
され、この検査用素子部分にプローブ針（図示せず）が
当接されて素子の形成状態等が検査されるようになって
いる。このように本実施例のＴＥＧ部１０は位置決めお
よび検査に用いられるものである。
ないアライメントマークおよび検査用素子が形成されて
おり、このうちアライメントマークはレチクル等を用い
た露光工程において、当該レチクルとウェハ７との位置
決めの基準として用いられる。また、検査用素子は所定
の回路領域８に形成されている素子と同様の素子が形成
され、この検査用素子部分にプローブ針（図示せず）が
当接されて素子の形成状態等が検査されるようになって
いる。このように本実施例のＴＥＧ部１０は位置決めお
よび検査に用いられるものである。
上記のように、従来半導体ベレット３の側部に設けられ
ていたＴＥＧ部を、本実施例では半導体ベレット３０角
部近傍に形成したことにより、ウェハ７上において各半
導体ベレット３０回路形成領域８を各々接近させた状態
で形成することが可能となる。そのためウェハ７上にお
いて形成できる半導体ベレット３の数を増加させること
が可能となり、ウェハ７の歩留りを確実に向上させるこ
とができる。
ていたＴＥＧ部を、本実施例では半導体ベレット３０角
部近傍に形成したことにより、ウェハ７上において各半
導体ベレット３０回路形成領域８を各々接近させた状態
で形成することが可能となる。そのためウェハ７上にお
いて形成できる半導体ベレット３の数を増加させること
が可能となり、ウェハ７の歩留りを確実に向上させるこ
とができる。
このようなウェハ７からの各半導体ペレット３への分割
は、たとえば第１図において２点鎖線で示す部分から切
断されることによって行われる。
は、たとえば第１図において２点鎖線で示す部分から切
断されることによって行われる。
上記半導体ペレット３が装着されるタブ５の周囲部分の
リード４は上述のようにインナーリード４ａとして形成
されており、このインナーリード４ａの表面にはワイヤ
１１との接合を良好に行うために金（Ａｕ）等のめっき
を施してもよい。
リード４は上述のようにインナーリード４ａとして形成
されており、このインナーリード４ａの表面にはワイヤ
１１との接合を良好に行うために金（Ａｕ）等のめっき
を施してもよい。
インナーリード４ａの先端と上記半導体ベレット３０表
面に設けられたパッド９とは金（Ａｕ）、銅（Ｃｕ）、
あるいはアルミニウム（Ａβ）等力らなる導電性のワイ
ヤ１１により各々電気的に接続されている。このワイヤ
１１による接続は、たとえばまずワイヤ１１の一端を加
熱して溶融ボール状に成形し、このボール部分を半導体
ペレット３のパッド９に押圧して第１ボンデイングを行
う。
面に設けられたパッド９とは金（Ａｕ）、銅（Ｃｕ）、
あるいはアルミニウム（Ａβ）等力らなる導電性のワイ
ヤ１１により各々電気的に接続されている。このワイヤ
１１による接続は、たとえばまずワイヤ１１の一端を加
熱して溶融ボール状に成形し、このボール部分を半導体
ペレット３のパッド９に押圧して第１ボンデイングを行
う。
次に、上記ワイヤ１１をループを描くように十分な長さ
を確保した上で、その他端部分に超音波振動を印加しな
がら上記インナーリード４ａの所定部分に押」シて第２
ボンデイングを行った後に、このワイヤ１１０余線部分
を切断して完了するものである。
を確保した上で、その他端部分に超音波振動を印加しな
がら上記インナーリード４ａの所定部分に押」シて第２
ボンデイングを行った後に、このワイヤ１１０余線部分
を切断して完了するものである。
上記のようにして形成されたアイランド部■、ワイヤ１
１およびインナーリード４ａの各部分は、図示しない金
型等を用いて溶融状態のエポキシ樹脂を高圧注入する、
トランスファモールド法により封止されて、パッケージ
本体２が形成された後、このパッケージ本体２より外部
に突出されたり一ド４が切断・成形されて第２図に示す
ような半導体装置１が得られる。
１およびインナーリード４ａの各部分は、図示しない金
型等を用いて溶融状態のエポキシ樹脂を高圧注入する、
トランスファモールド法により封止されて、パッケージ
本体２が形成された後、このパッケージ本体２より外部
に突出されたり一ド４が切断・成形されて第２図に示す
ような半導体装置１が得られる。
このように、本実施例によれば以下の効果を得ることが
できる。
できる。
（１）、ＴＥＧ部１０を半導体ベレット３０角部近傍に
形成することにより、ウェハ７上での半導体ペレット３
の各回路領域８を接近させて形成することが可能となり
、そのため単位ウェハ当たりの半導体ベレット取得数を
増加させることができる。
形成することにより、ウェハ７上での半導体ペレット３
の各回路領域８を接近させて形成することが可能となり
、そのため単位ウェハ当たりの半導体ベレット取得数を
増加させることができる。
（２）、上記（１）により、ウェハ７の歩留りを向上さ
せることができる。
せることができる。
（３）、上記（１）および（２）により、低コストで信
頼性の高い半導体装置１を提供できる。
頼性の高い半導体装置１を提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、ＴＥＧ部１０
としてはアライメントマークおよび検査用素子の双方か
らなるものについて説明したが、アライメントマークの
み、あるいは検査用素子のみからなるＴＥＧ部であって
もよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、ＴＥＧ部１０
としてはアライメントマークおよび検査用素子の双方か
らなるものについて説明したが、アライメントマークの
み、あるいは検査用素子のみからなるＴＥＧ部であって
もよい。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆるＤＩＬ型の半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、フラットパッケージ型、リードレスチッ
プキャリア型等いかなるパッケージ形式および封止方式
による半導体装置にも適用できる。
をその利用分野である、いわゆるＤＩＬ型の半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、フラットパッケージ型、リードレスチッ
プキャリア型等いかなるパッケージ形式および封止方式
による半導体装置にも適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ウェハを四角形状に分割して得られる半導体
ペレットが外部電極あるいは外部リードと導通された状
態でパフケージングされており、上記半導体ペレットの
回路形成領域上の角部近傍にＴＥＧ部が形成された半導
体装置構造とすることによって、ウェハ上において、各
半導体ペレット間を接近した状態で形成でき、単位ウェ
ハ当たりのベレット取得数を増加させることができると
ともに、ウェハの歩留りを向上させることが可能となる
。
ペレットが外部電極あるいは外部リードと導通された状
態でパフケージングされており、上記半導体ペレットの
回路形成領域上の角部近傍にＴＥＧ部が形成された半導
体装置構造とすることによって、ウェハ上において、各
半導体ペレット間を接近した状態で形成でき、単位ウェ
ハ当たりのベレット取得数を増加させることができると
ともに、ウェハの歩留りを向上させることが可能となる
。
第１図は本発明の一実施例である半導体装Ｉに搭載され
る半導体ペレットを分割前のウェハ状態で示す部分平面
図、 第２図は実施例である半導体装置を示す断面図である。 １・・・半導体装置、２・・・パッケージ本体、３・・
・半導体ペレット、４・・・リード、４ａ・・・インナ
ーリード、５・・・タブ、６・・・銀ペースト、７・・
・ウェハ、８・・・回路領域、９・ ・ ・パッド、１
０・ ・ ・ＴＥＧ部、１１・ ・・ワイヤ、■・・・
アイランド部。
る半導体ペレットを分割前のウェハ状態で示す部分平面
図、 第２図は実施例である半導体装置を示す断面図である。 １・・・半導体装置、２・・・パッケージ本体、３・・
・半導体ペレット、４・・・リード、４ａ・・・インナ
ーリード、５・・・タブ、６・・・銀ペースト、７・・
・ウェハ、８・・・回路領域、９・ ・ ・パッド、１
０・ ・ ・ＴＥＧ部、１１・ ・・ワイヤ、■・・・
アイランド部。
Claims (1)
- 【特許請求の範囲】 １、ウェハを四角形状に分割して得られる半導体ペレッ
トが外部電極あるいは外部リードと導通された状態でパ
ッケージングされており、上記半導体ペレットの回路形
成領域上の角部近傍にＴＥＧ部が形成されていることを
特徴とする半導体装置。 ２、ＴＥＧ部が少なくとも検査用素子または位置合わせ
マークからなる特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215779A JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215779A JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6372136A true JPS6372136A (ja) | 1988-04-01 |
Family
ID=16678090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215779A Pending JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6372136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011232700A (ja) * | 2010-04-30 | 2011-11-17 | Fujitsu Semiconductor Ltd | レチクル、半導体装置の製造方法、及び半導体ウエハ |
-
1986
- 1986-09-16 JP JP61215779A patent/JPS6372136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011232700A (ja) * | 2010-04-30 | 2011-11-17 | Fujitsu Semiconductor Ltd | レチクル、半導体装置の製造方法、及び半導体ウエハ |
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