JPS6372136A - 半導体装置 - Google Patents
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- JPS6372136A JPS6372136A JP61215779A JP21577986A JPS6372136A JP S6372136 A JPS6372136 A JP S6372136A JP 61215779 A JP61215779 A JP 61215779A JP 21577986 A JP21577986 A JP 21577986A JP S6372136 A JPS6372136 A JP S6372136A
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に適用して特に有効な技術に関す
るもので、たとえば半導体装置に搭載される半導体ペレ
ットの構造に利用して有効な技術に関するものである。
るもので、たとえば半導体装置に搭載される半導体ペレ
ットの構造に利用して有効な技術に関するものである。
半導体ペレットについては、株式会社工業調査会、昭和
55年1月10日発行、rIC化実装技術」 (日本マ
イクロエレクトロニクス協会2M)P2Oに記載されて
いる。ここにはワイヤボンディング用のベレット (チ
ップ)について写真によりそのペレット表面の素子の形
成状態が示されている。
55年1月10日発行、rIC化実装技術」 (日本マ
イクロエレクトロニクス協会2M)P2Oに記載されて
いる。ここにはワイヤボンディング用のベレット (チ
ップ)について写真によりそのペレット表面の素子の形
成状態が示されている。
ところで、本発明者は、上記のような半導体ペレットの
素子構造について検討した。以下は、本発明者によって
検討された技術であり、その概要は次の通りである。
素子構造について検討した。以下は、本発明者によって
検討された技術であり、その概要は次の通りである。
すなわち、半導体ペレットはシリコン(Sl)単結晶等
の半導体インゴットをスライスしたウェハをさらに平面
方向に四角形状に分割して得られるものである。この半
導体ペレット上に形成される回路の高集積化が進み、半
導体ベレット上の回路パターンが複雑かつ微細化してく
ると、半導体ウェハの露光時におけるマスク (あるい
はレチクル)との位置合わせに際して、ウェハレベルで
のアライメントのみでは正確な位置合わせ精度を得るこ
とが困難となってくる。そのため、ペレット単位でのア
ライメントを行う、いわゆるチップアライメントが必要
となってくるが、このチップアライメントのためのアラ
イメントマークを半導体ウェハ上のベレットの回路形成
領域に隣設した余領域に形成することが知られている。
の半導体インゴットをスライスしたウェハをさらに平面
方向に四角形状に分割して得られるものである。この半
導体ペレット上に形成される回路の高集積化が進み、半
導体ベレット上の回路パターンが複雑かつ微細化してく
ると、半導体ウェハの露光時におけるマスク (あるい
はレチクル)との位置合わせに際して、ウェハレベルで
のアライメントのみでは正確な位置合わせ精度を得るこ
とが困難となってくる。そのため、ペレット単位でのア
ライメントを行う、いわゆるチップアライメントが必要
となってくるが、このチップアライメントのためのアラ
イメントマークを半導体ウェハ上のベレットの回路形成
領域に隣設した余領域に形成することが知られている。
一方、半導体装置製造においては、半導体ペレットの回
路形成領域に形成された素子部分と同一構造の検査用素
子を余領域に形成して、この検査用素子を検査すること
によって、半導体ペレット上の素子部分のf/成状態等
を間接的に検査することが考えられる。。
路形成領域に形成された素子部分と同一構造の検査用素
子を余領域に形成して、この検査用素子を検査すること
によって、半導体ペレット上の素子部分のf/成状態等
を間接的に検査することが考えられる。。
上記のように、アライメントマークおよび検査用素子の
ために形成される余領域は一般にTEG(Testin
g Element Group )部と総称されてお
り、半導体ウェハの回路形成領域間にこのTEG部を設
けることが知られている。
ために形成される余領域は一般にTEG(Testin
g Element Group )部と総称されてお
り、半導体ウェハの回路形成領域間にこのTEG部を設
けることが知られている。
ところが、上記のような目的で形成されるTEG部は、
ウェハアラ・イメントからチップアライメントへ技術が
移行して、ペレット単位でのアライメントが必要となっ
てくるにつれ、アライメントマークの形成のためにより
広い面積を必要とされるようになってきた。
ウェハアラ・イメントからチップアライメントへ技術が
移行して、ペレット単位でのアライメントが必要となっ
てくるにつれ、アライメントマークの形成のためにより
広い面積を必要とされるようになってきた。
このように、半導体ペレットの側部に設けられるTEG
部の面積が広くなると、当然に半導体ウェハ上でのペレ
ット取得数も減少することになり、結果的にウェハの歩
留りを低下させる一因ともなりかねないことが本発明者
によってさらに明らかにされた。
部の面積が広くなると、当然に半導体ウェハ上でのペレ
ット取得数も減少することになり、結果的にウェハの歩
留りを低下させる一因ともなりかねないことが本発明者
によってさらに明らかにされた。
本発明は、上記問題点に着目してなされたものであり、
その目的はウェハ上での半導体ペレット取得数を増加さ
せて歩留りを向上させるとともに、信頼性の高い半導体
装置を提供することにある。
その目的はウェハ上での半導体ペレット取得数を増加さ
せて歩留りを向上させるとともに、信頼性の高い半導体
装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、半導体装置に搭載される半導体ペレットの回
路形成領域上の角部近傍にTEG部を形成したものであ
る。
路形成領域上の角部近傍にTEG部を形成したものであ
る。
上記した手段によれば、TEG部が半導体ペレットの回
路形成領域上の角部近傍に形成されているため、ウェハ
上において、各半導体ベレット間を接近した状態で形成
できるため、単位ウェハ当たりのペレット取得数を増加
させることができ、ウェハの歩留りを向上させることが
できる。
路形成領域上の角部近傍に形成されているため、ウェハ
上において、各半導体ベレット間を接近した状態で形成
できるため、単位ウェハ当たりのペレット取得数を増加
させることができ、ウェハの歩留りを向上させることが
できる。
また、これにより信頼性の高い半導体装置を提供するこ
とができる。
とができる。
第1図は本発明の一実施例である半導体装置に搭載され
る半導体ペレットをウェハの状態で示す部分平面図、第
2図は実施例である半導体装置を示す断面図である。
る半導体ペレットをウェハの状態で示す部分平面図、第
2図は実施例である半導体装置を示す断面図である。
本実施例の半導体装置1は、第2図に示すように、パッ
ケージ本体2を形成するエポキシ樹脂によって半導体ペ
レット3が封止されてなる、いわゆる樹脂封止型の半導
体装置であり、そのパッケージ形式はパッケージ本体2
の平面長手方向の2側面よりそれぞれリード4が突出さ
れたデニアルインライン(D I L>型の半導体装置
である。
ケージ本体2を形成するエポキシ樹脂によって半導体ペ
レット3が封止されてなる、いわゆる樹脂封止型の半導
体装置であり、そのパッケージ形式はパッケージ本体2
の平面長手方向の2側面よりそれぞれリード4が突出さ
れたデニアルインライン(D I L>型の半導体装置
である。
上記パッケージ本体2内では上記リード4はインナーリ
ード4aを形成しており、このインナーリード4aの中
央部にはタブ5が設けられており、このタブ5上には半
導体ペレット3が銀ペースト6等の接合手段により固定
され、いわゆるアイランド部Iを形成している。
ード4aを形成しており、このインナーリード4aの中
央部にはタブ5が設けられており、このタブ5上には半
導体ペレット3が銀ペースト6等の接合手段により固定
され、いわゆるアイランド部Iを形成している。
ここで、上記半導体ペレット3について説明すると以下
の通りである。
の通りである。
すなわち、この半導体ペレット3はシリコン(Si)の
単結晶インゴットをスライスして得られたウェハ7の表
面に酸化・拡散・蒸着等の諸工程を経て所定の回路領域
8を形成して、さらにこれらの回路領域8毎にウェハ7
を分割して得られるものである。
単結晶インゴットをスライスして得られたウェハ7の表
面に酸化・拡散・蒸着等の諸工程を経て所定の回路領域
8を形成して、さらにこれらの回路領域8毎にウェハ7
を分割して得られるものである。
ところで、本実施例の半導体ペレット3では、第1図に
示すように、ウェハ7の状態において、その表面には所
定の回路領域8およびアルミニウム(AA)からなるパ
ッド9の他に、その四隅(角部)にそれぞれTEG部l
Oが設けられている。
示すように、ウェハ7の状態において、その表面には所
定の回路領域8およびアルミニウム(AA)からなるパ
ッド9の他に、その四隅(角部)にそれぞれTEG部l
Oが設けられている。
ここで、上記角部近傍にはパッド9は設けられておらず
、また配線も存在しないため、このようなTEG部10
を設けても回路形成上障害となることはない。
、また配線も存在しないため、このようなTEG部10
を設けても回路形成上障害となることはない。
ところで、本実施例において、TEG部10には図示し
ないアライメントマークおよび検査用素子が形成されて
おり、このうちアライメントマークはレチクル等を用い
た露光工程において、当該レチクルとウェハ7との位置
決めの基準として用いられる。また、検査用素子は所定
の回路領域8に形成されている素子と同様の素子が形成
され、この検査用素子部分にプローブ針(図示せず)が
当接されて素子の形成状態等が検査されるようになって
いる。このように本実施例のTEG部10は位置決めお
よび検査に用いられるものである。
ないアライメントマークおよび検査用素子が形成されて
おり、このうちアライメントマークはレチクル等を用い
た露光工程において、当該レチクルとウェハ7との位置
決めの基準として用いられる。また、検査用素子は所定
の回路領域8に形成されている素子と同様の素子が形成
され、この検査用素子部分にプローブ針(図示せず)が
当接されて素子の形成状態等が検査されるようになって
いる。このように本実施例のTEG部10は位置決めお
よび検査に用いられるものである。
上記のように、従来半導体ベレット3の側部に設けられ
ていたTEG部を、本実施例では半導体ベレット30角
部近傍に形成したことにより、ウェハ7上において各半
導体ベレット30回路形成領域8を各々接近させた状態
で形成することが可能となる。そのためウェハ7上にお
いて形成できる半導体ベレット3の数を増加させること
が可能となり、ウェハ7の歩留りを確実に向上させるこ
とができる。
ていたTEG部を、本実施例では半導体ベレット30角
部近傍に形成したことにより、ウェハ7上において各半
導体ベレット30回路形成領域8を各々接近させた状態
で形成することが可能となる。そのためウェハ7上にお
いて形成できる半導体ベレット3の数を増加させること
が可能となり、ウェハ7の歩留りを確実に向上させるこ
とができる。
このようなウェハ7からの各半導体ペレット3への分割
は、たとえば第1図において2点鎖線で示す部分から切
断されることによって行われる。
は、たとえば第1図において2点鎖線で示す部分から切
断されることによって行われる。
上記半導体ペレット3が装着されるタブ5の周囲部分の
リード4は上述のようにインナーリード4aとして形成
されており、このインナーリード4aの表面にはワイヤ
11との接合を良好に行うために金(Au)等のめっき
を施してもよい。
リード4は上述のようにインナーリード4aとして形成
されており、このインナーリード4aの表面にはワイヤ
11との接合を良好に行うために金(Au)等のめっき
を施してもよい。
インナーリード4aの先端と上記半導体ベレット30表
面に設けられたパッド9とは金(Au)、銅(Cu)、
あるいはアルミニウム(Aβ)等力らなる導電性のワイ
ヤ11により各々電気的に接続されている。このワイヤ
11による接続は、たとえばまずワイヤ11の一端を加
熱して溶融ボール状に成形し、このボール部分を半導体
ペレット3のパッド9に押圧して第1ボンデイングを行
う。
面に設けられたパッド9とは金(Au)、銅(Cu)、
あるいはアルミニウム(Aβ)等力らなる導電性のワイ
ヤ11により各々電気的に接続されている。このワイヤ
11による接続は、たとえばまずワイヤ11の一端を加
熱して溶融ボール状に成形し、このボール部分を半導体
ペレット3のパッド9に押圧して第1ボンデイングを行
う。
次に、上記ワイヤ11をループを描くように十分な長さ
を確保した上で、その他端部分に超音波振動を印加しな
がら上記インナーリード4aの所定部分に押」シて第2
ボンデイングを行った後に、このワイヤ110余線部分
を切断して完了するものである。
を確保した上で、その他端部分に超音波振動を印加しな
がら上記インナーリード4aの所定部分に押」シて第2
ボンデイングを行った後に、このワイヤ110余線部分
を切断して完了するものである。
上記のようにして形成されたアイランド部■、ワイヤ1
1およびインナーリード4aの各部分は、図示しない金
型等を用いて溶融状態のエポキシ樹脂を高圧注入する、
トランスファモールド法により封止されて、パッケージ
本体2が形成された後、このパッケージ本体2より外部
に突出されたり一ド4が切断・成形されて第2図に示す
ような半導体装置1が得られる。
1およびインナーリード4aの各部分は、図示しない金
型等を用いて溶融状態のエポキシ樹脂を高圧注入する、
トランスファモールド法により封止されて、パッケージ
本体2が形成された後、このパッケージ本体2より外部
に突出されたり一ド4が切断・成形されて第2図に示す
ような半導体装置1が得られる。
このように、本実施例によれば以下の効果を得ることが
できる。
できる。
(1)、TEG部10を半導体ベレット30角部近傍に
形成することにより、ウェハ7上での半導体ペレット3
の各回路領域8を接近させて形成することが可能となり
、そのため単位ウェハ当たりの半導体ベレット取得数を
増加させることができる。
形成することにより、ウェハ7上での半導体ペレット3
の各回路領域8を接近させて形成することが可能となり
、そのため単位ウェハ当たりの半導体ベレット取得数を
増加させることができる。
(2)、上記(1)により、ウェハ7の歩留りを向上さ
せることができる。
せることができる。
(3)、上記(1)および(2)により、低コストで信
頼性の高い半導体装置1を提供できる。
頼性の高い半導体装置1を提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、TEG部10
としてはアライメントマークおよび検査用素子の双方か
らなるものについて説明したが、アライメントマークの
み、あるいは検査用素子のみからなるTEG部であって
もよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、TEG部10
としてはアライメントマークおよび検査用素子の双方か
らなるものについて説明したが、アライメントマークの
み、あるいは検査用素子のみからなるTEG部であって
もよい。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆるDIL型の半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、フラットパッケージ型、リードレスチッ
プキャリア型等いかなるパッケージ形式および封止方式
による半導体装置にも適用できる。
をその利用分野である、いわゆるDIL型の半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、フラットパッケージ型、リードレスチッ
プキャリア型等いかなるパッケージ形式および封止方式
による半導体装置にも適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ウェハを四角形状に分割して得られる半導体
ペレットが外部電極あるいは外部リードと導通された状
態でパフケージングされており、上記半導体ペレットの
回路形成領域上の角部近傍にTEG部が形成された半導
体装置構造とすることによって、ウェハ上において、各
半導体ペレット間を接近した状態で形成でき、単位ウェ
ハ当たりのベレット取得数を増加させることができると
ともに、ウェハの歩留りを向上させることが可能となる
。
ペレットが外部電極あるいは外部リードと導通された状
態でパフケージングされており、上記半導体ペレットの
回路形成領域上の角部近傍にTEG部が形成された半導
体装置構造とすることによって、ウェハ上において、各
半導体ペレット間を接近した状態で形成でき、単位ウェ
ハ当たりのベレット取得数を増加させることができると
ともに、ウェハの歩留りを向上させることが可能となる
。
第1図は本発明の一実施例である半導体装Iに搭載され
る半導体ペレットを分割前のウェハ状態で示す部分平面
図、 第2図は実施例である半導体装置を示す断面図である。 1・・・半導体装置、2・・・パッケージ本体、3・・
・半導体ペレット、4・・・リード、4a・・・インナ
ーリード、5・・・タブ、6・・・銀ペースト、7・・
・ウェハ、8・・・回路領域、9・ ・ ・パッド、1
0・ ・ ・TEG部、11・ ・・ワイヤ、■・・・
アイランド部。
る半導体ペレットを分割前のウェハ状態で示す部分平面
図、 第2図は実施例である半導体装置を示す断面図である。 1・・・半導体装置、2・・・パッケージ本体、3・・
・半導体ペレット、4・・・リード、4a・・・インナ
ーリード、5・・・タブ、6・・・銀ペースト、7・・
・ウェハ、8・・・回路領域、9・ ・ ・パッド、1
0・ ・ ・TEG部、11・ ・・ワイヤ、■・・・
アイランド部。
Claims (1)
- 【特許請求の範囲】 1、ウェハを四角形状に分割して得られる半導体ペレッ
トが外部電極あるいは外部リードと導通された状態でパ
ッケージングされており、上記半導体ペレットの回路形
成領域上の角部近傍にTEG部が形成されていることを
特徴とする半導体装置。 2、TEG部が少なくとも検査用素子または位置合わせ
マークからなる特許請求の範囲第1項記載の半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61215779A JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61215779A JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6372136A true JPS6372136A (ja) | 1988-04-01 |
Family
ID=16678090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61215779A Pending JPS6372136A (ja) | 1986-09-16 | 1986-09-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6372136A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011232700A (ja) * | 2010-04-30 | 2011-11-17 | Fujitsu Semiconductor Ltd | レチクル、半導体装置の製造方法、及び半導体ウエハ |
-
1986
- 1986-09-16 JP JP61215779A patent/JPS6372136A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011232700A (ja) * | 2010-04-30 | 2011-11-17 | Fujitsu Semiconductor Ltd | レチクル、半導体装置の製造方法、及び半導体ウエハ |
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