JPS63707A - 制御装置 - Google Patents
制御装置Info
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- JPS63707A JPS63707A JP14538386A JP14538386A JPS63707A JP S63707 A JPS63707 A JP S63707A JP 14538386 A JP14538386 A JP 14538386A JP 14538386 A JP14538386 A JP 14538386A JP S63707 A JPS63707 A JP S63707A
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- control circuit
- circuit
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- signal
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- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、予め設定されているプログラムに従って制御
対象を制御する制御回路、所謂シーケンスコントローラ
を複数備え、これらにより制御対象を制御する制御装置
に関する。
対象を制御する制御回路、所謂シーケンスコントローラ
を複数備え、これらにより制御対象を制御する制御装置
に関する。
制御対象の機器を所定の手順に従って制御するための制
御装置として、従来からシーケンスコントローラが知ら
れている。このシーケンスコントローラは、マイクロプ
ログラムを苫込んであるROMのアドレスをシーケンサ
により指定して順次読出し、この読出されたプログラム
のステップをパイプラインレジスタに与え、このバイブ
ラインレジスタの出力に基づいて制御対象の機器を制御
する構成が一般的である。
御装置として、従来からシーケンスコントローラが知ら
れている。このシーケンスコントローラは、マイクロプ
ログラムを苫込んであるROMのアドレスをシーケンサ
により指定して順次読出し、この読出されたプログラム
のステップをパイプラインレジスタに与え、このバイブ
ラインレジスタの出力に基づいて制御対象の機器を制御
する構成が一般的である。
このようなシーケンスコントローラにて複Y2の制御対
象を制御する場合には、一つの制御対象の制御のための
ステップが終了すると、シーケンサにて次の制御面対象
の制御のためのステップが格納されているマイクロプロ
グラムI?OMのアドレスを指定し、このアドレスに従
ってマイクロプログラムのステップの命令を実行するこ
とにより、他の制御対象の処理を行うようにしている。
象を制御する場合には、一つの制御対象の制御のための
ステップが終了すると、シーケンサにて次の制御面対象
の制御のためのステップが格納されているマイクロプロ
グラムI?OMのアドレスを指定し、このアドレスに従
ってマイクロプログラムのステップの命令を実行するこ
とにより、他の制御対象の処理を行うようにしている。
このような従来の制御装置では、マイクロプログラムI
?OMの容量が比較的小さいためプログラム可能なステ
ップ数に■度があること、また制御対象の制御されるべ
き機能が多数に及ぶ場合にはシーケンスコントローラか
ら制御対象への出力が多岐に亙るためプログラムの管理
が煩瑣になって広範囲の制御が困難になるという問題が
あった。
?OMの容量が比較的小さいためプログラム可能なステ
ップ数に■度があること、また制御対象の制御されるべ
き機能が多数に及ぶ場合にはシーケンスコントローラか
ら制御対象への出力が多岐に亙るためプログラムの管理
が煩瑣になって広範囲の制御が困難になるという問題が
あった。
このような観点から、本願出願人は先に特願昭60−2
57400号の出願を行っている。この発明は、制御回
路としてのシーケンスコントローラ複数をそれぞれ順位
付けてお(と共に、制御対象の機能をブロックに分割し
て各機能ブロックの制御を各制御回路それぞれに分担さ
せるようにし、また上位の制御回路によるその制御回路
が制御すべき機能ブロックのml+御のプログラムが終
了した時点で次の順位の制御回路にリセット信号を出力
してその次順の制御回路を起動させてそれによる制御を
開始させる構成として、複数の制御回路にて制御対象の
各t8能ブロックを順次制御するものである。
57400号の出願を行っている。この発明は、制御回
路としてのシーケンスコントローラ複数をそれぞれ順位
付けてお(と共に、制御対象の機能をブロックに分割し
て各機能ブロックの制御を各制御回路それぞれに分担さ
せるようにし、また上位の制御回路によるその制御回路
が制御すべき機能ブロックのml+御のプログラムが終
了した時点で次の順位の制御回路にリセット信号を出力
してその次順の制御回路を起動させてそれによる制御を
開始させる構成として、複数の制御回路にて制御対象の
各t8能ブロックを順次制御するものである。
上述の特願昭60−257400号の発明により、プロ
グラムの容量の問題及び制御対象の機能が複雑多岐に及
ぶことに起因するプログラム管理の困難さ等の問題は解
決されたが、しかし下位の制御回路は上位の制御回路に
よる制御のプログラムが終了した後でなければ自身の制
御を開始出来ないため、複数の制御回路が順次的にしか
制御を行うことが出来ない。換言すれば、複数の制御回
路の内の一つだけずつが順に制御処理を行っているとい
うことであり、たとえば相互に無関係に同時並行的に制
御を実行しても差支えがない機能が複数あるような場合
にもこれらを同時に並行して制御することは出来ず、各
制御回路はそれぞれの上位の制御回路がその制御を終了
するまでの間、待ち時間を強いられることになる。この
ため、全体の制御処理に比較的長時間が必要となり、高
速処理を行い難いというのが実情である。
グラムの容量の問題及び制御対象の機能が複雑多岐に及
ぶことに起因するプログラム管理の困難さ等の問題は解
決されたが、しかし下位の制御回路は上位の制御回路に
よる制御のプログラムが終了した後でなければ自身の制
御を開始出来ないため、複数の制御回路が順次的にしか
制御を行うことが出来ない。換言すれば、複数の制御回
路の内の一つだけずつが順に制御処理を行っているとい
うことであり、たとえば相互に無関係に同時並行的に制
御を実行しても差支えがない機能が複数あるような場合
にもこれらを同時に並行して制御することは出来ず、各
制御回路はそれぞれの上位の制御回路がその制御を終了
するまでの間、待ち時間を強いられることになる。この
ため、全体の制御処理に比較的長時間が必要となり、高
速処理を行い難いというのが実情である。
本発明はこのような事情に鑑みてなされたちのであり、
複数の制御回路にて並行的に制御処理が行えるような制
御装置の提供を目的とする。
複数の制御回路にて並行的に制御処理が行えるような制
御装置の提供を目的とする。
本発明の制御装置は、これを構成する各制御回路がその
プログラムの実行中に一旦プログラムの実行を中断して
制御対象からの信号あるいは計時結果等の信号が入力さ
れた場合に所定のステップを実行させるための入力端子
に、他の制御回路からそのプログラムの所定にステップ
にて制御信号を入力させるようにしている。
プログラムの実行中に一旦プログラムの実行を中断して
制御対象からの信号あるいは計時結果等の信号が入力さ
れた場合に所定のステップを実行させるための入力端子
に、他の制御回路からそのプログラムの所定にステップ
にて制御信号を入力させるようにしている。
本発明は、予め設定されたプログラムに従って制御信号
出力端子から制御信号を出力して一または複数の制御対
象を制御すると共に、前記プログラムの所定のステップ
にて所定の入力端子への所定の信号の入力を待機し、前
記所定の入力端子への所定の信号の入力により前記プロ
グラムの以降のステップを実行すべくなした制御回路を
複数備えた制御装置において、前記制御回路の制御出力
端子を他の制御回路の前記所定の入力端子に接続してな
り、一つの制御回路から出力される制御信号を他の制御
回路の前記所定の入力端子に与えることにより前記他の
制御回路に設定されているプログラムの所定のステップ
以降を実行させるべくなしたことを特徴とする 〔作用〕 本発明の制御装置では、複数の制御回路それぞれがその
プログラムの所定のステップにおいて他の制御回路から
の制御信号の入力を待機し、制御信号が入力されるとそ
れ以降のステップを実行し、また制御信号を出力した制
御回路は自身に設定されているプログラムの以降のステ
ップを実行可能であるから、複数の制御回路にて並行的
に制御処理が実行される。
出力端子から制御信号を出力して一または複数の制御対
象を制御すると共に、前記プログラムの所定のステップ
にて所定の入力端子への所定の信号の入力を待機し、前
記所定の入力端子への所定の信号の入力により前記プロ
グラムの以降のステップを実行すべくなした制御回路を
複数備えた制御装置において、前記制御回路の制御出力
端子を他の制御回路の前記所定の入力端子に接続してな
り、一つの制御回路から出力される制御信号を他の制御
回路の前記所定の入力端子に与えることにより前記他の
制御回路に設定されているプログラムの所定のステップ
以降を実行させるべくなしたことを特徴とする 〔作用〕 本発明の制御装置では、複数の制御回路それぞれがその
プログラムの所定のステップにおいて他の制御回路から
の制御信号の入力を待機し、制御信号が入力されるとそ
れ以降のステップを実行し、また制御信号を出力した制
御回路は自身に設定されているプログラムの以降のステ
ップを実行可能であるから、複数の制御回路にて並行的
に制御処理が実行される。
〔実施例〕
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第1図は本発明に(系る制御装置の構成及びその制御対
象を示すブロック図である。本実施例では説明の便宜上
、制御回路を第1及び第2の二つとし、制御対象3はそ
れぞれ第1〜第3の二つの隠能ブロックに分割されてい
るものとする。
象を示すブロック図である。本実施例では説明の便宜上
、制御回路を第1及び第2の二つとし、制御対象3はそ
れぞれ第1〜第3の二つの隠能ブロックに分割されてい
るものとする。
第1の制御回路1及び第2の制御■回路2はそれぞれシ
ーケンスコントローラであり、たとえばAMD社のAm
29PL141を使用している。
ーケンスコントローラであり、たとえばAMD社のAm
29PL141を使用している。
再制御回路1.2は共に設定可能なプログラムのステ、
プ数は64.制御信号の外部出力端子が16であり、更
に入力端子を有していて、所定にステップにてこの入力
端子からの信号入力を待機する状恕となり、この入力端
子への制御開始信号Cが所定の(具体的には、ハイレベ
ルであるかローレベルであるか)信号であれば、次のス
テップの処理を行うべきか否かの判断を行うことが可能
に構成されている。
プ数は64.制御信号の外部出力端子が16であり、更
に入力端子を有していて、所定にステップにてこの入力
端子からの信号入力を待機する状恕となり、この入力端
子への制御開始信号Cが所定の(具体的には、ハイレベ
ルであるかローレベルであるか)信号であれば、次のス
テップの処理を行うべきか否かの判断を行うことが可能
に構成されている。
再制御回路1,2のリセット端子πには、リセットスイ
ッチ8が閉路されるとローレベルに転しるリセット信号
が与えられている。再制御回路1,2はこのローレベル
のリセット信号が与えられることによりリセットされて
、それぞれの設定されているプログラムをその最初のス
テップから実行する。また再制御回路1,2の16の制
御信号の出力端子の内の一つは他の制御回路2または1
に制御開始信号Cを与えるための制御終了信号a及びb
の出力端子となっていて、第1の制御回路1の制御終了
信号aはインバータ4を介してフリップフロップ5の負
論理のリセット端子Rに与えられている。このフリップ
フロップ5の負論理のセント端子Sには後述するNot
?ゲート7の出力が与えられており、また出力Qは再制
御回路1.2の制御開始信号入力端子Iに与えられてい
る。
ッチ8が閉路されるとローレベルに転しるリセット信号
が与えられている。再制御回路1,2はこのローレベル
のリセット信号が与えられることによりリセットされて
、それぞれの設定されているプログラムをその最初のス
テップから実行する。また再制御回路1,2の16の制
御信号の出力端子の内の一つは他の制御回路2または1
に制御開始信号Cを与えるための制御終了信号a及びb
の出力端子となっていて、第1の制御回路1の制御終了
信号aはインバータ4を介してフリップフロップ5の負
論理のリセット端子Rに与えられている。このフリップ
フロップ5の負論理のセント端子Sには後述するNot
?ゲート7の出力が与えられており、また出力Qは再制
御回路1.2の制御開始信号入力端子Iに与えられてい
る。
−方、第2の制(卸回路2の制御終了信号すはインバー
タ6を介してNORゲート7の負論理の一人力に与えら
れている。このNORゲート7の負論理の他入力には前
述のリセ−/ )信号が与えられおり、また出力は前述
の如くフリップフロップ5の負論理のセント端子Sに与
えられている。
タ6を介してNORゲート7の負論理の一人力に与えら
れている。このNORゲート7の負論理の他入力には前
述のリセ−/ )信号が与えられおり、また出力は前述
の如くフリップフロップ5の負論理のセント端子Sに与
えられている。
制御対象3は第1〜第3の三つの機能ブロック31.3
2.33からなり、第1の機能ブロック31は第1のル
II御回路1にて、第3の機能ブロック33は第2の制
御回路2にて、そして第2の機能ブロック32は再制御
回路1.2にて制御される。
2.33からなり、第1の機能ブロック31は第1のル
II御回路1にて、第3の機能ブロック33は第2の制
御回路2にて、そして第2の機能ブロック32は再制御
回路1.2にて制御される。
以上のように構成された本発明装置の動作について、再
制御回路1,2の側御手順をそれぞれ示す第2図(a)
、(b)のフローチャートに従って以下に説明する。
制御回路1,2の側御手順をそれぞれ示す第2図(a)
、(b)のフローチャートに従って以下に説明する。
まずリセットスイッチ8が閉路されると、再制御回路1
,2の負論理のリセット端子πにローレベルのり七ノド
信号が与えられ、再制御回路1.2はそれぞれに設定さ
れているプログラムに従って制御処理を開始する。具体
的には、第1の制御回路1は自身に設定されているプロ
グラムに従って制御対象3の第1及び第2の機能ブロッ
ク31.32の双方の制御を、第2の制御回路2はそれ
に設定されているプログラムに従って制御対象3の第3
の機能ブロック33のみの制御をそれぞれ開始し、実行
する(ステップ■、■)。
,2の負論理のリセット端子πにローレベルのり七ノド
信号が与えられ、再制御回路1.2はそれぞれに設定さ
れているプログラムに従って制御処理を開始する。具体
的には、第1の制御回路1は自身に設定されているプロ
グラムに従って制御対象3の第1及び第2の機能ブロッ
ク31.32の双方の制御を、第2の制御回路2はそれ
に設定されているプログラムに従って制御対象3の第3
の機能ブロック33のみの制御をそれぞれ開始し、実行
する(ステップ■、■)。
なお、ローレベルのリセット信号が与えられると、NO
Rゲート7の出力もローレベルとなり、これがフリップ
フロップ5の負論理の七ノド端子Sに与えられるので、
フリップフロップ5はセットされてその出力Qはハイレ
ベルとなり、再制御回路1.2の制御開始信号入力端子
■への制御開始信号Cはハイレベルとなっている。
Rゲート7の出力もローレベルとなり、これがフリップ
フロップ5の負論理の七ノド端子Sに与えられるので、
フリップフロップ5はセットされてその出力Qはハイレ
ベルとなり、再制御回路1.2の制御開始信号入力端子
■への制御開始信号Cはハイレベルとなっている。
そして、第1の制御回路1による制御が進んで、その第
2の機能ブロック32に対するtす御が終了すると、第
1の制御回路1はハイレベルの制御終了信号aを出力す
る。この制御終了信号aはイン)<−タ4にて反転され
てフリップフロップ5の負論理のリセット端子Rに与え
られるので、フリップフロップ5はリセットされ、その
出力Qはローレベルに転じる。このフリップフロップ5
の出力のは制御開始信号Cであるから、第2の制御回路
2の制御開始信号入力端子Iはローレベルに転しち。
2の機能ブロック32に対するtす御が終了すると、第
1の制御回路1はハイレベルの制御終了信号aを出力す
る。この制御終了信号aはイン)<−タ4にて反転され
てフリップフロップ5の負論理のリセット端子Rに与え
られるので、フリップフロップ5はリセットされ、その
出力Qはローレベルに転じる。このフリップフロップ5
の出力のは制御開始信号Cであるから、第2の制御回路
2の制御開始信号入力端子Iはローレベルに転しち。
なお、第1の制御■回路1は、ステップ■にて制御終了
信号aを出力した(友は次の■の処理、即ちプログラム
に従って第1の機能プロ・ツク31のみを制御する処理
に進む。
信号aを出力した(友は次の■の処理、即ちプログラム
に従って第1の機能プロ・ツク31のみを制御する処理
に進む。
一方、第2の制御回路2はステ、プ◎にて第3の1曳能
ブロツク33の;L制御を行っているが、このステップ
が終了した後は?il+御開始信号入力端子Iへの入力
信号がローレベルに転じるのを待機する状態となり (
ステップO)、これがローレベルに転じると次の処理、
即ちステップ0の処理を実行する。このステップ0の処
理は、第2の機能ブロック32を制御するステップであ
り、この時点ではこの第2の機能ブロック32に対する
第1の制御回路1による制御は前述の如く既に終了して
いる。
ブロツク33の;L制御を行っているが、このステップ
が終了した後は?il+御開始信号入力端子Iへの入力
信号がローレベルに転じるのを待機する状態となり (
ステップO)、これがローレベルに転じると次の処理、
即ちステップ0の処理を実行する。このステップ0の処
理は、第2の機能ブロック32を制御するステップであ
り、この時点ではこの第2の機能ブロック32に対する
第1の制御回路1による制御は前述の如く既に終了して
いる。
そして、第2の制御回路によるステップ◎の第2の機能
ブロック32の制御が終了すると、第2の11J御回路
2は制御終了信号すを出力する(ステップL9)。
ブロック32の制御が終了すると、第2の11J御回路
2は制御終了信号すを出力する(ステップL9)。
一方、上述の如く第2の制御回路2がステップ0にて第
2の機能ブロック32の制御を行っている間に、第1の
制御回路1はステップ■により第1の機能ブロック31
の制御を行っている。そして、このステップ■の第1の
機能ブロック31の制御が終了すると、第1の制御回路
1は自身の制御開始信号入力端子■へ入力されている制
御開始信号Cを判断するステップに進む(ステップ■)
。
2の機能ブロック32の制御を行っている間に、第1の
制御回路1はステップ■により第1の機能ブロック31
の制御を行っている。そして、このステップ■の第1の
機能ブロック31の制御が終了すると、第1の制御回路
1は自身の制御開始信号入力端子■へ入力されている制
御開始信号Cを判断するステップに進む(ステップ■)
。
ところで、前述のステップ■にて第2の制御回路2はハ
イレベルの制御終了信号すを出力するが、この制御終了
信号すはインバータ6にて反転されNORゲート7の一
方の負論理入力となる。このため、NORゲート7の出
力はローレベルとなり、これがフリップフロップ5の負
論理のセット端子Sに与えられるので、フリップフロッ
プ5の出力Qはハイレベルとなる。このフリップフロッ
プ5の出力信号は制御開始信号Cであるから、これが第
1の制御回路1の制御開始信号入力端子■に与えられる
。
イレベルの制御終了信号すを出力するが、この制御終了
信号すはインバータ6にて反転されNORゲート7の一
方の負論理入力となる。このため、NORゲート7の出
力はローレベルとなり、これがフリップフロップ5の負
論理のセット端子Sに与えられるので、フリップフロッ
プ5の出力Qはハイレベルとなる。このフリップフロッ
プ5の出力信号は制御開始信号Cであるから、これが第
1の制御回路1の制御開始信号入力端子■に与えられる
。
さて、第1の制御回路1は上述の如くステップ■にて制
御開始信号Cがハイレベルに転じるのを待機する状態に
なっており、これがハイレベルに転じればステップ■へ
処理を進める。このステップ■はプログラムに従って第
2の機能ブロック32の制御を行うステップである。
御開始信号Cがハイレベルに転じるのを待機する状態に
なっており、これがハイレベルに転じればステップ■へ
処理を進める。このステップ■はプログラムに従って第
2の機能ブロック32の制御を行うステップである。
このように、本発明装置では、二つの制御回路1.2に
て制御対象3の三つの機能ブロック31,32゜33の
制御を行うのであるが、第1の制御回路1は第1及び第
2の機能ブロック31,32.を制御し、第2の制御回
路2は第2及び第3の機能ブロック32゜33を制御す
るように構成されている場合、両制御回路1.2により
制御される第2の機能ブロック32の1ift御を、第
1の制御回路1が第1の機能ブロック31の制御を行っ
ている間に行い、あるいは第2の制御回路2が第3の機
能ブロック33の制御を行っている間に第1の制御回路
1にて第2の鵡能ブロック32の制御を行っている。
て制御対象3の三つの機能ブロック31,32゜33の
制御を行うのであるが、第1の制御回路1は第1及び第
2の機能ブロック31,32.を制御し、第2の制御回
路2は第2及び第3の機能ブロック32゜33を制御す
るように構成されている場合、両制御回路1.2により
制御される第2の機能ブロック32の1ift御を、第
1の制御回路1が第1の機能ブロック31の制御を行っ
ている間に行い、あるいは第2の制御回路2が第3の機
能ブロック33の制御を行っている間に第1の制御回路
1にて第2の鵡能ブロック32の制御を行っている。
以上に詳述したように本発明に係る制御装置によれば、
各制御回路の入力端子に各制御回路から出力された制御
終了信号を、制御の待機状態となっている他の制御回路
に制御開始信号として与えてその制御回路に以降の処理
を進めさせる一方、制御終了信号を出力した制御回路自
身も引続き制御を実行可能であるから、複数の制御回路
が並行的に制御処理を行うことが可能となるので、制御
処理全体に要する時間が短縮され、制御の高速化が図れ
る。
各制御回路の入力端子に各制御回路から出力された制御
終了信号を、制御の待機状態となっている他の制御回路
に制御開始信号として与えてその制御回路に以降の処理
を進めさせる一方、制御終了信号を出力した制御回路自
身も引続き制御を実行可能であるから、複数の制御回路
が並行的に制御処理を行うことが可能となるので、制御
処理全体に要する時間が短縮され、制御の高速化が図れ
る。
なお、前記実施例では本発明装置を構成する制御回路を
第1及び第2の二つ、制御対象の機能ブロックを第1か
ら築3の三つとし、第1の制御回路の一つの制御出力を
第2の制御回路の制御開始信号入力端子に接続し、第2
の制御回路の一つの制御出力を第1の制御回路の制御開
始信号入力端子に接続しているが、これに限るものでは
なく、たとえば制御回路を三つ以上、制御対象の機能ブ
ロックを三つ以上とすることも、あるいは一つの制御回
路の複数の制御出力を他の制御回路の制御開始信号入力
端子に接続するような構成も勿論可能である。
第1及び第2の二つ、制御対象の機能ブロックを第1か
ら築3の三つとし、第1の制御回路の一つの制御出力を
第2の制御回路の制御開始信号入力端子に接続し、第2
の制御回路の一つの制御出力を第1の制御回路の制御開
始信号入力端子に接続しているが、これに限るものでは
なく、たとえば制御回路を三つ以上、制御対象の機能ブ
ロックを三つ以上とすることも、あるいは一つの制御回
路の複数の制御出力を他の制御回路の制御開始信号入力
端子に接続するような構成も勿論可能である。
第1図は本発明に係る制御装置の構成及びその制御対象
を示すブロック図、第2図は本発明の制御装置を構成す
る二つの制御回路の制御処理内容を示すフローチャート
である。 a、b・・・制御終了信号 C・・・制御開始信号I
・・・制御開始信号入力端子 1.2・・・制御回路 3・・・制御対象 3L3
2,33・・・機能プロツタ 代理人 弁理士 河 野 登 夫 第2図(a) l 第2図(b)
を示すブロック図、第2図は本発明の制御装置を構成す
る二つの制御回路の制御処理内容を示すフローチャート
である。 a、b・・・制御終了信号 C・・・制御開始信号I
・・・制御開始信号入力端子 1.2・・・制御回路 3・・・制御対象 3L3
2,33・・・機能プロツタ 代理人 弁理士 河 野 登 夫 第2図(a) l 第2図(b)
Claims (1)
- 1、予め設定されたプログラムに従って制御信号出力端
子から制御信号を出力して一または複数の制御対象を制
御すると共に、前記プログラムの所定のステップにて所
定の入力端子への所定の信号の入力を待機し、前記所定
の入力端子への所定の信号の入力により前記プログラム
の以降のステップを実行すべくなした制御回路を複数備
えた制御装置において、前記制御回路の制御出力端子を
他の制御回路の前記所定の入力端子に接続してなり、一
つの制御回路から出力される制御信号を他の制御回路の
前記所定の入力端子に与えることにより前記他の制御回
路に設定されているプログラムの所定のステップ以降を
実行させるべくなしたことを特徴とする制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14538386A JPS63707A (ja) | 1986-06-20 | 1986-06-20 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14538386A JPS63707A (ja) | 1986-06-20 | 1986-06-20 | 制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63707A true JPS63707A (ja) | 1988-01-05 |
Family
ID=15383973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14538386A Pending JPS63707A (ja) | 1986-06-20 | 1986-06-20 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63707A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5436732A (en) * | 1977-08-26 | 1979-03-17 | Ricoh Co Ltd | Device for controlling copying apparatus with plural micro-computer |
JPS5449146A (en) * | 1977-09-27 | 1979-04-18 | Ricoh Co Ltd | Control method by multimicrocomputer system of copying machines |
JPS58129673A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | デ−タ処理装置 |
-
1986
- 1986-06-20 JP JP14538386A patent/JPS63707A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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