JPS63707A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、予め設定されているプログラムに従って制御
対象を制御する制御回路、所謂シーケンスコントローラ
を複数備え、これらにより制御対象を制御する制御装置
に関する。

〔従来技術〕

制御対象の機器を所定の手順に従って制御するための制
御装置として、従来からシーケンスコントローラが知ら
れている。このシーケンスコントローラは、マイクロプ
ログラムを苫込んであるＲＯＭのアドレスをシーケンサ
により指定して順次読出し、この読出されたプログラム
のステップをパイプラインレジスタに与え、このバイブ
ラインレジスタの出力に基づいて制御対象の機器を制御
する構成が一般的である。

このようなシーケンスコントローラにて複Ｙ２の制御対
象を制御する場合には、一つの制御対象の制御のための
ステップが終了すると、シーケンサにて次の制御面対象
の制御のためのステップが格納されているマイクロプロ
グラムＩ？ＯＭのアドレスを指定し、このアドレスに従
ってマイクロプログラムのステップの命令を実行するこ
とにより、他の制御対象の処理を行うようにしている。

このような従来の制御装置では、マイクロプログラムＩ
？ＯＭの容量が比較的小さいためプログラム可能なステ
ップ数に■度があること、また制御対象の制御されるべ
き機能が多数に及ぶ場合にはシーケンスコントローラか
ら制御対象への出力が多岐に亙るためプログラムの管理
が煩瑣になって広範囲の制御が困難になるという問題が
あった。

このような観点から、本願出願人は先に特願昭６０−２
５７４００号の出願を行っている。この発明は、制御回
路としてのシーケンスコントローラ複数をそれぞれ順位
付けてお（と共に、制御対象の機能をブロックに分割し
て各機能ブロックの制御を各制御回路それぞれに分担さ
せるようにし、また上位の制御回路によるその制御回路
が制御すべき機能ブロックのｍｌ＋御のプログラムが終
了した時点で次の順位の制御回路にリセット信号を出力
してその次順の制御回路を起動させてそれによる制御を
開始させる構成として、複数の制御回路にて制御対象の
各ｔ８能ブロックを順次制御するものである。

〔発明が解決しようとする問題点〕

上述の特願昭６０−２５７４００号の発明により、プロ
グラムの容量の問題及び制御対象の機能が複雑多岐に及
ぶことに起因するプログラム管理の困難さ等の問題は解
決されたが、しかし下位の制御回路は上位の制御回路に
よる制御のプログラムが終了した後でなければ自身の制
御を開始出来ないため、複数の制御回路が順次的にしか
制御を行うことが出来ない。換言すれば、複数の制御回
路の内の一つだけずつが順に制御処理を行っているとい
うことであり、たとえば相互に無関係に同時並行的に制
御を実行しても差支えがない機能が複数あるような場合
にもこれらを同時に並行して制御することは出来ず、各
制御回路はそれぞれの上位の制御回路がその制御を終了
するまでの間、待ち時間を強いられることになる。この
ため、全体の制御処理に比較的長時間が必要となり、高
速処理を行い難いというのが実情である。

本発明はこのような事情に鑑みてなされたちのであり、
複数の制御回路にて並行的に制御処理が行えるような制
御装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明の制御装置は、これを構成する各制御回路がその
プログラムの実行中に一旦プログラムの実行を中断して
制御対象からの信号あるいは計時結果等の信号が入力さ
れた場合に所定のステップを実行させるための入力端子
に、他の制御回路からそのプログラムの所定にステップ
にて制御信号を入力させるようにしている。

本発明は、予め設定されたプログラムに従って制御信号
出力端子から制御信号を出力して一または複数の制御対
象を制御すると共に、前記プログラムの所定のステップ
にて所定の入力端子への所定の信号の入力を待機し、前
記所定の入力端子への所定の信号の入力により前記プロ
グラムの以降のステップを実行すべくなした制御回路を
複数備えた制御装置において、前記制御回路の制御出力
端子を他の制御回路の前記所定の入力端子に接続してな
り、一つの制御回路から出力される制御信号を他の制御
回路の前記所定の入力端子に与えることにより前記他の
制御回路に設定されているプログラムの所定のステップ
以降を実行させるべくなしたことを特徴とする 〔作用〕 本発明の制御装置では、複数の制御回路それぞれがその
プログラムの所定のステップにおいて他の制御回路から
の制御信号の入力を待機し、制御信号が入力されるとそ
れ以降のステップを実行し、また制御信号を出力した制
御回路は自身に設定されているプログラムの以降のステ
ップを実行可能であるから、複数の制御回路にて並行的
に制御処理が実行される。

〔実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に（系る制御装置の構成及びその制御対
象を示すブロック図である。本実施例では説明の便宜上
、制御回路を第１及び第２の二つとし、制御対象３はそ
れぞれ第１〜第３の二つの隠能ブロックに分割されてい
るものとする。

第１の制御回路１及び第２の制御■回路２はそれぞれシ
ーケンスコントローラであり、たとえばＡＭＤ社のＡｍ
２９ＰＬ１４１を使用している。

再制御回路１．２は共に設定可能なプログラムのステ、
プ数は６４．制御信号の外部出力端子が１６であり、更
に入力端子を有していて、所定にステップにてこの入力
端子からの信号入力を待機する状恕となり、この入力端
子への制御開始信号Ｃが所定の（具体的には、ハイレベ
ルであるかローレベルであるか）信号であれば、次のス
テップの処理を行うべきか否かの判断を行うことが可能
に構成されている。

再制御回路１，２のリセット端子πには、リセットスイ
ッチ８が閉路されるとローレベルに転しるリセット信号
が与えられている。再制御回路１，２はこのローレベル
のリセット信号が与えられることによりリセットされて
、それぞれの設定されているプログラムをその最初のス
テップから実行する。また再制御回路１，２の１６の制
御信号の出力端子の内の一つは他の制御回路２または１
に制御開始信号Ｃを与えるための制御終了信号ａ及びｂ
の出力端子となっていて、第１の制御回路１の制御終了
信号ａはインバータ４を介してフリップフロップ５の負
論理のリセット端子Ｒに与えられている。このフリップ
フロップ５の負論理のセント端子Ｓには後述するＮｏｔ
？ゲート７の出力が与えられており、また出力Ｑは再制
御回路１．２の制御開始信号入力端子Ｉに与えられてい
る。

−方、第２の制（卸回路２の制御終了信号すはインバー
タ６を介してＮＯＲゲート７の負論理の一人力に与えら
れている。このＮＯＲゲート７の負論理の他入力には前
述のリセ−／　）信号が与えられおり、また出力は前述
の如くフリップフロップ５の負論理のセント端子Ｓに与
えられている。

制御対象３は第１〜第３の三つの機能ブロック３１．３
２．３３からなり、第１の機能ブロック３１は第１のル
ＩＩ御回路１にて、第３の機能ブロック３３は第２の制
御回路２にて、そして第２の機能ブロック３２は再制御
回路１．２にて制御される。

以上のように構成された本発明装置の動作について、再
制御回路１，２の側御手順をそれぞれ示す第２図（ａ）
、（ｂ）のフローチャートに従って以下に説明する。

まずリセットスイッチ８が閉路されると、再制御回路１
，２の負論理のリセット端子πにローレベルのり七ノド
信号が与えられ、再制御回路１．２はそれぞれに設定さ
れているプログラムに従って制御処理を開始する。具体
的には、第１の制御回路１は自身に設定されているプロ
グラムに従って制御対象３の第１及び第２の機能ブロッ
ク３１．３２の双方の制御を、第２の制御回路２はそれ
に設定されているプログラムに従って制御対象３の第３
の機能ブロック３３のみの制御をそれぞれ開始し、実行
する（ステップ■、■）。

なお、ローレベルのリセット信号が与えられると、ＮＯ
Ｒゲート７の出力もローレベルとなり、これがフリップ
フロップ５の負論理の七ノド端子Ｓに与えられるので、
フリップフロップ５はセットされてその出力Ｑはハイレ
ベルとなり、再制御回路１．２の制御開始信号入力端子
■への制御開始信号Ｃはハイレベルとなっている。

そして、第１の制御回路１による制御が進んで、その第
２の機能ブロック３２に対するｔす御が終了すると、第
１の制御回路１はハイレベルの制御終了信号ａを出力す
る。この制御終了信号ａはイン）＜−タ４にて反転され
てフリップフロップ５の負論理のリセット端子Ｒに与え
られるので、フリップフロップ５はリセットされ、その
出力Ｑはローレベルに転じる。このフリップフロップ５
の出力のは制御開始信号Ｃであるから、第２の制御回路
２の制御開始信号入力端子Ｉはローレベルに転しち。

なお、第１の制御■回路１は、ステップ■にて制御終了
信号ａを出力した（友は次の■の処理、即ちプログラム
に従って第１の機能プロ・ツク３１のみを制御する処理
に進む。

一方、第２の制御回路２はステ、プ◎にて第３の１曳能
ブロツク３３の；Ｌ制御を行っているが、このステップ
が終了した後は？ｉｌ＋御開始信号入力端子Ｉへの入力
信号がローレベルに転じるのを待機する状態となり　（
ステップＯ）、これがローレベルに転じると次の処理、
即ちステップ０の処理を実行する。このステップ０の処
理は、第２の機能ブロック３２を制御するステップであ
り、この時点ではこの第２の機能ブロック３２に対する
第１の制御回路１による制御は前述の如く既に終了して
いる。

そして、第２の制御回路によるステップ◎の第２の機能
ブロック３２の制御が終了すると、第２の１１Ｊ御回路
２は制御終了信号すを出力する（ステップＬ９）。

一方、上述の如く第２の制御回路２がステップ０にて第
２の機能ブロック３２の制御を行っている間に、第１の
制御回路１はステップ■により第１の機能ブロック３１
の制御を行っている。そして、このステップ■の第１の
機能ブロック３１の制御が終了すると、第１の制御回路
１は自身の制御開始信号入力端子■へ入力されている制
御開始信号Ｃを判断するステップに進む（ステップ■）
。

ところで、前述のステップ■にて第２の制御回路２はハ
イレベルの制御終了信号すを出力するが、この制御終了
信号すはインバータ６にて反転されＮＯＲゲート７の一
方の負論理入力となる。このため、ＮＯＲゲート７の出
力はローレベルとなり、これがフリップフロップ５の負
論理のセット端子Ｓに与えられるので、フリップフロッ
プ５の出力Ｑはハイレベルとなる。このフリップフロッ
プ５の出力信号は制御開始信号Ｃであるから、これが第
１の制御回路１の制御開始信号入力端子■に与えられる
。

さて、第１の制御回路１は上述の如くステップ■にて制
御開始信号Ｃがハイレベルに転じるのを待機する状態に
なっており、これがハイレベルに転じればステップ■へ
処理を進める。このステップ■はプログラムに従って第
２の機能ブロック３２の制御を行うステップである。

このように、本発明装置では、二つの制御回路１．２に
て制御対象３の三つの機能ブロック３１，３２゜３３の
制御を行うのであるが、第１の制御回路１は第１及び第
２の機能ブロック３１，３２．を制御し、第２の制御回
路２は第２及び第３の機能ブロック３２゜３３を制御す
るように構成されている場合、両制御回路１．２により
制御される第２の機能ブロック３２の１ｉｆｔ御を、第
１の制御回路１が第１の機能ブロック３１の制御を行っ
ている間に行い、あるいは第２の制御回路２が第３の機
能ブロック３３の制御を行っている間に第１の制御回路
１にて第２の鵡能ブロック３２の制御を行っている。

〔効果〕

以上に詳述したように本発明に係る制御装置によれば、
各制御回路の入力端子に各制御回路から出力された制御
終了信号を、制御の待機状態となっている他の制御回路
に制御開始信号として与えてその制御回路に以降の処理
を進めさせる一方、制御終了信号を出力した制御回路自
身も引続き制御を実行可能であるから、複数の制御回路
が並行的に制御処理を行うことが可能となるので、制御
処理全体に要する時間が短縮され、制御の高速化が図れ
る。

なお、前記実施例では本発明装置を構成する制御回路を
第１及び第２の二つ、制御対象の機能ブロックを第１か
ら築３の三つとし、第１の制御回路の一つの制御出力を
第２の制御回路の制御開始信号入力端子に接続し、第２
の制御回路の一つの制御出力を第１の制御回路の制御開
始信号入力端子に接続しているが、これに限るものでは
なく、たとえば制御回路を三つ以上、制御対象の機能ブ
ロックを三つ以上とすることも、あるいは一つの制御回
路の複数の制御出力を他の制御回路の制御開始信号入力
端子に接続するような構成も勿論可能である。

【図面の簡単な説明】

第１図は本発明に係る制御装置の構成及びその制御対象
を示すブロック図、第２図は本発明の制御装置を構成す
る二つの制御回路の制御処理内容を示すフローチャート
である。 ａ、ｂ・・・制御終了信号　　Ｃ・・・制御開始信号Ｉ
・・・制御開始信号入力端子 １．２・・・制御回路　　３・・・制御対象　　３Ｌ３
２，３３・・・機能プロツタ 代理人　弁理士　　河　野　　登　夫 第２図（ａ） ｌ 第２図（ｂ）

Claims (1)

【特許請求の範囲】
1. １、予め設定されたプログラムに従って制御信号出力端
   子から制御信号を出力して一または複数の制御対象を制
   御すると共に、前記プログラムの所定のステップにて所
   定の入力端子への所定の信号の入力を待機し、前記所定
   の入力端子への所定の信号の入力により前記プログラム
   の以降のステップを実行すべくなした制御回路を複数備
   えた制御装置において、前記制御回路の制御出力端子を
   他の制御回路の前記所定の入力端子に接続してなり、一
   つの制御回路から出力される制御信号を他の制御回路の
   前記所定の入力端子に与えることにより前記他の制御回
   路に設定されているプログラムの所定のステップ以降を
   実行させるべくなしたことを特徴とする制御装置。