JPS636804B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、計測装置等に用いる計数装置に関
し、例えば、測長、測角に用いるエンコーダ装置
と組み合わせて、パルス信号のパルス数等を計数
する装置に関する。

近年、測長、測角に用いるエンコーダとして
は、例えば光電式のものがある。光電式リニアエ
ンコーダ、又はロータリーエンコーダでは、一般
に移動体又は、回転体に取りつけて、一体に動く
主スケールと、この主スケールに対向するように
配置されたインデツクススケールを設け、さらに
この主スケールとインデツクススケールを共には
さみ込むように、光源と光電変換器が設けられ
る。そして、各スケールには、光の透過する部分
と遮光される部分を互いちがいにした、いわゆる
格子状パターンが設けられている。従つて測長、
又は測角する被測定物が、移動又は回転して、主
スケールの格子とインデツクススケールの格子の
遮光部同士が重なるときには、同時に光源からの
光は各スケールを透過して光電変換器に達する。

この時、光電信号は最大になる。また主スケー
ルとインデツクススケールの遮光部と透過部が重
なつた時、光源からの光はほとんど光電変換器に
達しないため、光電信号は最小になる。以上のよ
うにして、光電信号はパルス状の信号となる。一
般に各スケールの格子状パターンは一定ピツチで
設けられているから、この光電信号のパルス数を
計数すれば、移動量又は回転量が求められる。こ
のように出力された光電信号は、パルス状すなわ
ちデジタル信号に波形整形し、適当なデジタルカ
ウンタでこの信号のパルス数を計数し、例えばそ
の結果を表示するようにすれば計数装置が得られ
る。

しかしながら、近年、このようなエンコーダに
よつて測長又は測角された値を、そのまま単に表
示するだけでなく、測定値を基にして所定の演
算、を行ない、その結果を表示したり、また所定
の測定値になつたかどうかの判別等の各種機能が
要求されるようになつた。このため、エンコーダ
は、適当な演算及び処理装置等と組み合わせて用
いられるようになつた。

この演算処理装置は、多くはデジタル電子計算
機、すなわちコンピユータであるが、エンコーダ
の如き測定器では、演算、処理とも特定の仕事に
限られてくるため、演算能力、処理容量との兼ね
合いで、もつぱらマイクロコンピユータが使われ
ている。ところで、マイクロコンピユータにも各
種のものがあるが、少なくとも、一定の演算、処
理の方法を記述したプログラム、演算、処理のた
めにあらかじめ必要なデータ、又はプログラムに
従つて演算、処理して得られたデータ等を記憶す
る手段を有するものとする。

そこで、マイクロコンピユータを用いて、測
長、測角を行なうエンコーダについて簡単に説明
する。一般にマイクロコンピユータによる演算、
処理は、所定のビツト数、例えば４ビツト、８ビ
ツト等を単位にして行なわれる。すなわちパラレ
ルのデータである。ところが、前述の如く、エン
コーダからの信号は単なるパルス信号、すなわち
シリアルのデータである。そこで、エンコーダか
らのパルス信号を、マイクロコンピユータが直接
扱える信号に変換するために、従来からアツプダ
ウンカウンタが使われている。エンコーダでは、
移動又は回転の方向を判別するような信号を別に
出力している。従つて、この判別信号によつて、
アツプダウンカウンタをアツプカウンタ、又はダ
ウンカウンタに切り換えて、エンコーダのパルス
信号のパルス数を計数している。そして、マイク
ロコンピユータは、このアツプダウンカウンタの
計数データを、入力ポートから読み込むようにな
つている。しかしながら、マイクロコンピユータ
側では、先にも述べたように、計数データの読み
込み以外に、所定のプログラムに従つた演算、又
は処理動作を行なうため、割り込み処理が使われ
ていた。一般に、マイクロコンピユータでは割り
込み要求が起こると、それまで実行していた演
算、処理のプログラムを一時停止させて、他の仕
事（他のプログラム）を実行するようになつてい
る。そして割り込み処理が終了すると、再び元の
プログラムを続行する。従つて、従来のマイクロ
コンピユータとアツプダウンカウンタを用いた計
数装置では、アツプダウンカウンタがオーバーフ
ロー又はアンダーフローするまでは、直接カウン
タの計数データを読み込み、キヤリー、又はボロ
ー信号が出力されると、マイクロコンピユータは
割り込みをかけられて、計数データの上位桁を演
算していた。

例えば、アツプダウンカウンタが４ビツトのバ
イナリ出力形式のものであるとすると、アツプダ
ウンカウンタはエンコーダからのパルス信号のパ
ルス数を計数して、16パルス毎にキヤリー又はボ
ロー信号を出力する。同時に、アツプダウンカウ
ンタは、パルス信号の計数を続行する。マイクロ
コンピユータは、アツプダウンカウンタのキヤリ
ー、又はボロー信号によつて割り込みをかけられ
ると、キヤリー信号のときには、それまでの上位
の計数データに１を加算し、ボロー信号のときに
はそれまでの上位の計数データから１を減算し、
アツプダウンカウンタの計数データとそれまでの
計数データを重ね合わせて、データを得るように
していた。

ところが、エンコーダのパルス信号の単位時間
あたりのパルス数が多くなつてくると、マイクロ
コンピユータの割り込み処理時間が問題となつて
くる。即ち、割り込み処理時間はプログラムに大
きく依存するが、例えば、キヤリー信号の出るよ
うな位置でエンコーダのスケールが振動して、キ
ヤリー、及びボロー信号が短時間に繰り返し出力
された場合は、割り込み処理が追従しきれなくな
り、その結果、計数ミスを起こすという欠点が生
ずるのである。

一方、アツプダウンカウンタとして計数容量の
十分あるものを用いると高価になるという欠点が
あつた。

本発明は、これらの欠点を解決し、アツプダウ
ンカウンタ等の計数手段の容量を増すことなくか
つ計数ミスの生じない計数装置を得ることを目的
とする。

その目的を達成するために、本発明の計数装置
は、計測量に応じた数のパルスを出力する計測手
段と、最大計測量に応じたパルス数よりも小なる
最大計数値とし、前記計測手段からのパルス数を
計数する計数手段と、前記計数手段の計数出力信
号を保持可能な保持手段と、前記計数手段による
計数値が最大計数値を越える前に開始信号を出力
し、該出力した後に前記保持手段にて保持された
計数出力信号の累算を行なうデジタル計算手段
と、前記開始信号に基づいて、前記保持手段に前
記計数手段の計数出力信号を保持せしめると共
に、該保持後でかつ又前記パルス信号が出力され
る前に前記計数出力信号を初期化する如く前記計
数手段をリセツトする制御手段とを備える。

以下、本発明の実施例を図面を参照して説明す
る。

第１図は、本発明の実施例を示すブロツク図で
ある。主スケールを設けた、移動体と共に移動す
るスケール部１とインデツクススケールを設けた
検出部２により、リニアエンコーダが構成されて
いる。スケール部が移動すると、検出部２から
は、第１ａ図の如く検出信号が出力される。検出
信号は、ほぼ90゜の位相差を有する２つの正弦波
状の信号である。これは、スケール部１の移動方
向を検出できるようにしたもので、前述の如く主
スケールの格子状パターンを２組設けて、互いに
そのピツチを位相差90゜に相当する分だけずらし
てある。そこでたとえば、第１ａ図の如く、検出
信号S₁の位相が検出信号S₂の位相よりも遅れてい
るときは一方向に、位相関係が逆のときは他方向
に、スケール部１が移動したことになる。そし
て、検出信号S₁，S₂は増幅及び波形成形する回路
３によつて、第１ｂ図の如く、デジタル処理が可
能な方形波状の信号S₁′，S₂′に変換される。信号
S₁′，S₂′のパルス数は、スケール部１の移動距離
に比例する。さらに信号S₁′，S₂′の周波数はスケ
ール部１の移動速度に比例する。この信号S₁′，
S₂′は、方向判別パルス化回路４によつて、次段
のアツプダウンカウンタ５に必要な、アツプカウ
ントパルスとダウンカウントパルスの２系列のパ
ルス信号に変換される。すなわち、方向を判別し
て、たとえば一方向に移動したときは、アツプカ
ウントパルスのみを出力し、他方向に移動したと
き、ダウンカウントパルスのみを出力する。さら
にこれらカウントパルスは、２相クロツク発振器
１０が出力する第１のクロツク信号φ１と同期し
て出力される。詳細は後述するが、２相クロツク
信号の周波数は、マイクロコンピユータ７の基準
クロツクに準じた周波数であり、一般には信号
S₁′，S₂′の周波数よりも十分高く定められてい
る。アツプダウンカウンタ５は、前述のアツプカ
ウントパルスにより計数値を増加し、ダウンカウ
ントパルスにより計数値を減少するように動作す
る。

尚、アツプダウンカウンタ５はリセツト信号に
よつてリセツトが可能である。アツプダウンカウ
ンタ５の計数データは、次段のラツチ回路６に入
力する。ラツチ回路６はラツチ信号により、入力
されたデータを保持する。この状態をラツチ状態
とする。また、ラツチ信号が入力されないとき
は、アツプダウンカウンタ５の計数データがその
ままラツチ回路６の出力に表われる。尚、この状
態をアクテイブ状態とする。マイクロコンピユー
タ７は、ラツチ回路６の出力データを入力ポート
部から入力する。マイクロコンピユータ７が読み
込んだ計数データは、所定の演算、処理を施され
て、その結果を表示部８により表示する。マイク
ロコンピユータ７が、この演算、処理等の仕事を
行なつている間、正確には、マイクロコンピユー
タ７が、入力ポート部を介してラツチ回路６の計
数データを読み込む時点から、マイクロコンピユ
ータ７は開始信号を同期回路９に出力する。同期
回路９は、２相クロツク発振器１０の出力する第
２のクロツク信号φ２と開始信号を同期させて、
前述の如くリセツト信号とラツチ信号を出力す
る。

マイクロコンピユータ７は、上述のように、入
力ポート部の計数データの読み込み直前に、開始
信号を出力するようなプログラムに従つて動作す
る。尚、詳細は後述する。

第２図は第１図のブロツク図における主要部を
具体的に示した回路図である。この回路の動作、
及び作用を第３図のタイムチヤートに基づいて説
明する。方向判別パルス化回路４は第１６図のよ
うなパルス信号を端子１１，１２から入力する。
このパルス信号は第３図における信号Ａ，Ｂに相
当する。なお、第３図中、時刻Ｔでスケール部１
の移動方向が反転したものとする。従つて、信号
Ａ，Ｂの位相関係も、時刻Ｔから逆になる。信号
Ａ，Ｂを入力するＤフリツプフロツプ（以下Ｄ−
FF）１３とＤ−FF１４は、２相クロツク発振器
１０の第１のクロツク信号φ１をCKから入力し
て、信号Ａ，Ｂをクロツク信号φ１の立上がりに
同期した信号に変換して出力する。この変換して
出力される信号は、第３図の信号Ｃ，Ｄのように
なる。さらにＤ−FF１５とＤ−FF１６は、それ
ぞれ信号Ｃ，Ｄを入力し、クロツク信号φ１の立
上りで信号Ｃ，Ｄの状態をラツチする。従つて、
第３図に示す如くＤ−FF１５の出力信号Ｅ及び
Ｄ−FF１６の出力信号Ｆは、信号Ｃ，Ｄに対し
て、それぞれクロツク信号φ１の１クロツク分だ
け遅れた信号になる。すなわちＤ−FFによる同
期遅延回路を構成している。

各Ｄ−FFの出力信号は、NOT１７，１８、
AND１９〜２６、OR２７，２８によつてパルス
化されて、スケール部１の移動方向に従つて、
OR２７，２８により、２系列の信号を出力す
る。この２系列の信号は第３図中、信号Ｇ，Ｈの
ようになる。信号Ｇ，Ｈを以下カウントパルス
Ｇ，Ｈとする。カウントパルスＧ，Ｈは、入力さ
れた信号Ａ，Ｂの状態が変化した時に、クロツク
信号φ１に同期するとともに、１クロツク周期の
長さだけ信号が出力される。ここでカウントパル
スＧが出力されたときは、スケール部１が正方向
に移動し、カウントパルスＨが出力されたとき
は、負方向に移動したものとする。

このカウントパルスＧ，Ｈは、アツプダウンカ
ウンタ５によつてカウントされる。アツプダウン
カウンタ５の入力UCは、アツプカウント入力で
あり、入力DCはダウンカウント入力である。従
つてカウントパルスＧが出力されると、アツプダ
ウンカウンタ５は、アツプカウント動作を行な
い、出力Q₁〜Q₄にバイナリ形式又はBCD形式で、
カウントパルスＧのパルス数を加算した計数デー
タを出力する。尚、出力Q₁はLSB、出力Q₄は
MSBとする。又、カウントパルスＨが入力DCに
入力されると、アツプダウンカウンタ５はダウン
カウント動作を行ない、出力Q₁〜Q₄に、カウン
トパルスＨのパルス数を減算した計数データを出
力する。アツプダウンカウンタ５は入力CLを
“Ｈ”レベルにすることによつて、出力Q₁〜Q₄の
計数データをクリアする。

アツプダウンカウンタ５の計数データは、ラツ
チ回路６の入力D₁〜D₄に入力される。ラツチ回
路６は、入力CKが“Ｈ”レベルのときは、ラツ
チ状態になる。従つて、入力CKが“Ｌ”レベル
のとき、入力D₁〜D₄の計数データは、そのまま
出力Q₁〜Q₄に表われる。そして、入力CKが
“Ｈ”レベルになつたときは、その時点の計数デ
ータを保持して、出力Q₁〜Q₄に出力する。

一方、マイクロコンピユータ７は、ラツチ回路
６の出力Q₁〜Q₄を入力ポート部PD₁〜PD₄に入力
する。一般に、マイクロコンピユータの入出力ポ
ート（Ｉ／Ｏポート）は、プログラムによつて制
御される。従つて、ただ単にポート部に入力のデ
ータを加えても、マイクロコンピユータは、内部
にそのデータを読み込むことはない。そこで、マ
イクロコンピユータ７は、ポート部PD₁〜PD₄の
入力データを適宜読み込むようなプログラムに従
つて作動する。同時に、マイクロコンピユータ７
は、このポート部PD₁〜PD₄からの入力開始を表
わす信号をポートPCに出力する。この開始を表
わす信号を信号PCとする。信号PCは、前述の如
く、アツプダウンカウンタ５をクリアするための
信号Ｊとラツチ回路６をラツチするための信号Ｉ
を出力する同期回路９に入力する。この同期回路
９は、信号Ｊ、信号Ｉを出力するタイミングを、
カウントパルスＧ，Ｈ及び第２のクロツク信号φ
２と同期させる働きをする。尚、クロツク信号φ
２は、第３図に示すように、クロツク信号φ１と
約180゜の位相差を有している。

この同期回路９は、負論理表記のNAND３１，
３２、によるＲ−Ｓフリツプフロツプ（以下Ｒ−
SFFとする。）とワンシヨツトマルチバイブレー
タ３０等により構成されている。

NAND３３は、クロツク信号φ２と、カウン
トパルスＧ，ＨのNOR演算するNOR３４の出力
信号Ｋと、信号PCを入力する。NOR３４の出力
信号ＫとNAND３３の出力信号Ｌは第３図中、
信号ＫとＬのようになる。信号PCはＲ−SFFの
リセツト入力となり、信号Ｌはセツト入力とな
る。従つて、Ｒ−SFFの出力信号Ｉは、信号PC
が“Ｌ”レベルのときには、NAND３３の出力
信号Ｌの状態にかかわらず、“Ｌ”レベルである。
信号PCが“Ｈ”レベルになつた後、信号Ｌの状
態が初めて変化した時点から信号Ｉを“Ｈ”レベ
ルにして、ラツチ回路６のラツチ動作を行なう。
ワンシヨツトマルチバイブレータ３０は信号Ｉの
立上りから一定時間ｔだけ“Ｈ”レベルになる信
号Ｊを出力して、この信号Ｊの“Ｈ”レベルでア
ツプダウンカウンタ５をクリアする。時間ｔは、
第３図中、信号Ｊに示すように、クロツク信号φ
２の１クロツク周期の半分よりも短く定められて
いる。これは、先にも述べたようにクロツク信号
φ１とφ２の位相差が約180゜であることによる。
すなわち、スケール部１が高速に移動して、信号
Ａ，Ｂの状態変化が、ほぼクロツク信号φ１の２
クロツク周期毎に起こると、カウントパルスＧ，
Ｈはデユーテイレシオが約50％のパルス信号にな
る。従つて、信号Ｊが出力されるタイミングは、
クロツク信号φ２の立上りに同期しているから、
信号Ｊの“Ｈ”レベルの時間ｔがクロツク周期の
半分よりも長いと、カウントパルスＧ、又はＨの
入力と、信号Ｊによるアツプダウンカウンタ５の
クリア時間が競合してしまい、その結果、計数ミ
スを起こしてしまう。そこで実施例においては、
時刻ｔを、クロツク周期の半分よりも短く定めて
ある。

上述のように、信号Ｉはラツチ信号、信号Ｊは
クリア信号となるが、第３図においては、この２
つの信号の出力タイミングは一致していて、ラツ
チ動作とクリア動作が競合するように見えるが、
信号Ｊはワンシヨツトマルチバイブレータ３０を
介して得ているため、実際には、わずかの時間遅
れが生じ、ラツチ回路６のラツチ動作が開始され
た直後にアツプダウンカウンタ５のクリア動作が
行なわれる。

こうして、マイクロコンピユータ７が信号PC
を出力すると、計数データは、ラツチ回路６に保
持される。そして、この保持されたデータを読み
込んで、それまでに計数したデータと累算する。
しかし、この間にアツプダウンカウンタ５は一度
クリアされると共に、計数動作を行なつている。
従つて、信号PCの出力が終了すると、ただちに
ラツチ回路６もアクテイブ状態になり、信号PC
が出力されていた期間に計数されたパルス数を、
ラツチ回路６の出力Q₁〜Q₄に出力する。

以上のように、マイクロコンピユータ７の読み
込み開始は強制的にカウントパルスのパルスとパ
ルスの間でタイミングを取られ、かつ同時にアツ
プダウンカウンタを一度クリアしているので、カ
ウントパルスは確実に計数されることになる。

第４図は、本実施におけるマイクロコンピユー
タ７を上述の如く動作させるための、もつとも簡
単なプログラムのフローチヤートである。先にも
述べたようにマイクロコンピユータは累算器を有
し、通常演算は、この累算器によつて行なわれて
いる。

第４図では、この累算器（以下レジスタとす
る）をReg、計数データを入力するポート部を
PD、開始信号PCを出力するポート部をPCとし
て表わす。以下、このフローチヤートを、第３図
のタイミングチヤートに基づいて説明する。この
プログラムのスタート時には、マイクロコンピユ
ータのレジスタRegをリセツトしておく必要があ
る。ここでは０リセツトにしてあるが、特定の値
にリセツトしてもよい。このリセツトのステツプ
40の終了後、アツプダウンカウンタ５の初期クリ
アのステツプ41を行なうが、先に述べたようにク
リア動作は信号PCの出力によつてなされるので、
ポートPCを一度“Ｈ”レベルにしてから“Ｌ”
レベルにすればよい。これで、エンコーダによる
計測が可能となる。その後、第３図のタイミング
チヤートに示すような信号Ａ，Ｂがエンコーダか
ら出力されたとする。エンコーダは前述の如く、
正方向に移動して、カウントパルスＧを出力す
る。アツプダウンカウンタ５は、第３図中、カウ
ントパルスＧを１、２、３……と計数していく。
ところが、マイクロコンピユータ７は、カウント
パルスＧの１パルス目の最中に読み込みの開始信
号PCを出力したものとする（第４図中、ステツ
プ42）。すると、１パルス目の終了を待つて、前
述の如くラツチ回路６が働いて、ラツチ回路６の
出力には、計数データ１に対応したバイナリ、又
はBCD形式の出力が保持される。同時にアツプ
ダウンカウンタ５は信号Ｊによつて０にクリアさ
れる。そして、第４図中、ステツプ43で、ポート
PDに印加され、ラツチされた計数データ１と、
それまでのレジスタRegの内容を加算して、その
結果をレジスタRegにおさめるので、この時点で
レジスタRegの内容は１になる。この演算実行中
にアツプダウンカウンタ５は、次のパルスから計
数を始める。すなわち、カウントパルスＧの２パ
ルス目と３パルス目を計数して、出力は２にな
る。ところが、第３図中、時刻Ｔでエンコーダの
移動方向が変化する。時刻Ｔ以降では、カウント
パルスＨが出力されるので、アツプダウンカウン
タ５は、４番目のパルスから減算動作を行なう。
従つて４番目のパルスが入力した時点で、アツプ
ダウンカウンタ５の出力は１になる。ステツプ43
の演算が終了して、ステツプ44で、信号PCが
“Ｌ”レベルになると、ラツチ回路６はアクテイ
ブ状態になり、その時のアツプダウンカウンタ５
の出力、すなわち１を出力する。その後ステツプ
45で、レジスタRegの内容、すなわち１に相当す
る距離を表示する動作を行なう。ステツプ45が開
始されて、再びステツプ42を実行する間、アツプ
ダウンカウンタ５はカウントパルスＨを計数す
る。４番目のパルスが入力した時点で、アツプダ
ウンカウンタ５の出力は１であり、５番目のパル
スの入力により、出力は０になる。さらに６番目
のパルスの入力によつて、アツプダウンカウンタ
５はアンダーフローして、15（すなわち、４ビツ
トで全ビツトが“Ｈ”）を出力する。この15は、
２の補数表現された−１を意味する。そこで第３
図には示していないが、６番目のパルスが入力さ
れた後で、再びステツプ42が実行されると、同様
に、ラツチ回路６は、この15を保持し、レジスタ
Regの内容はそれまでの計数データ、ここでは１
と、この15を加算して、０（４ビツトであるから
オーバーフローする。）になる。すなわち、この
時点（６番目のパルス入力時）で、エンコーダの
移動距離は零であることが計測される。

このように、第４図に示したフローチヤートの
如くプログラムを実行することによつて、計測が
行なわれるが、ステツプ42からステツプ45までの
実行時間は、エンコーダの所定の移動速度よりも
速くなるように定められている。すなわち、ステ
ツプ42で読み込みが開始されると、アツプダウン
カウンタ５はクリアされて、再び０から計数を開
始するが、次の読み込みが始まるまでに、アツプ
ダウンカウンタ１５が０から１巡以上計数してし
まうと、当然、計数ミスを起こす。従つて、この
場合は実施例に示すアツプダウンカウンタ５、ラ
ツチ回路６を４ビツト以上、例えば８ビツト等の
ものにすればよい。そして、マイクロコンピユー
タ７も８ビツトを直接扱えるものにするか、また
は４ビツトのものでも、８ビツトのラツチ回路の
上位、下位４ビツトを分けて読み込み、プログラ
ムによつて８ビツト相当のデータに変換する等の
処理をすればよい。また、本実施例における２相
クロツク信号は、発振器１０により作つている
が、マイクロコンピユータの基準クロツク信号と
兼用できることは言うまでもない。ただし、クロ
ツク信号φ１とφ２の位相差はかならず必要であ
る。又、本実施例では計測のために、マイクロコ
ンピユータを用いたが、単に、計測データを表示
させるだけなら、レジスタに相当する累算器と、
読み込み開始の信号PCを出力する回路とを設け
て、例えばクロツク信号φ１又はφ２の一定パル
ス数毎に、信号PCを発生して、累算器に計数デ
ータを読み込むようにすることもできる。

尚、第４図に示したプログラムのフローチヤー
トは基本的な動作を説明するための簡単なもので
あり、現実的には、先に述べたような、最大の計
数速度（エンコーダの移動速度）に応じて他の仕
事（演算、処理）を実行させることができる。

以上のように、本発明による計数装置によれ
ば、割り込み処理を用いずにアツプダウンカウン
タ等の計数手段とラツチ回路等の保持手段を組み
合わせて、計数手段のそれまでの計数データを保
持手段により保持すると共に、計数手段はリセツ
トされて、直ちに次のパルスを計数している。従
つて、エンコーダ等の計測手段からのパルス信号
は確実に計数され、かつ計数手段はデジタル計算
手段が累算を行なつている間であつても計数を続
けているので、計測量が反転しても高速に計数で
きる利点を有する。そのため、特に非接触式であ
る光電式エンコーダに本発明を適用することによ
つて、その高速移動の特徴を十分に活用すること
ができる。

また、デジタル計算手段としてマイクロコンピ
ユータを用いると、マイクロコンピユータは、計
数データの読み込みに割り込み処理を使わないの
で、他の目的のために割り込み処理を用いること
ができる利点も有する。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロツク図で
あり、第１ａ図は、第１図における検出部２の出
力信号を原理的に示す図であり、第１ｂ図は、第
１ａ図における出力信号を波形成形した信号を示
す図である。第２図は、第１図に示したブロツク
図における主要ブロツクの回路接続図であり、第
３図は、第２図の回路における各部の信号を示し
たタイミングチヤート図である。第４図は、実施
例で用いたマイクロコンピユータを動作させるた
めのフローチヤート図である。 〔主要部分の符号の説明〕 計測手段……１，
２，３、計数手段……５、保持手段……６、デジ
タル計算手段……７、制御手段……９。

Claims (1)

1. 【特許請求の範囲】 １ 計測量に応じた数のパルスを出力する計測手
   段と、最大計測量に応じたパルス数よりも小なる
   数を最大計数値とし、前記計測手段からのパルス
   数を計数する計数手段と前記計数手段の計数出力
   信号を保持可能な保持手段と、前記計数手段によ
   る計数値が最大計数値を越える前に開始信号を出
   力し、該出力した後に前記保持手段にて保持され
   た計数出力信号の累算を行なうデジタル計算手段
   と、前記開始信号に基づいて、前記保持手段に前
   記計数手段の計数出力信号を保持せしめると共
   に、該保持後でかつ又前記パルス信号が出力され
   る前に前記計数出力信号を初期化する如く前記計
   数手段をリセツトする制御手段とを含むことを特
   徴とする計数装置。 ２ 前記制御手段は、所定の位相差を有する第１
   のクロツク信号と第２のクロツク信号を出力する
   発振回路と、前記開始信号の入力後、前記第１の
   クロツク信号と前記パルス信号に同期して、前記
   パルス信号のパルスとパルスの間で、前記保持手
   段を働かせる保持信号と、前記計数手段をリセツ
   トするリセツト信号を出力する同期回路とを含む
   ことを特徴とする特許請求の範囲第１項記載の装
   置。 ３ 前記計測手段は、光電式のリニアエンコーダ
   若しくは、ロータリーエンコーダを含み、該エン
   コーダは、所定の位相差を有し、かつ移動量若し
   くは回転量に応じたパルス数から成る２つの検出
   信号を出力することを特徴とする特許請求の範囲
   第２項記載の装置。 ４ 前記計測手段は、前記検出信号のパルス数に
   比例し、かつ前記第２のクロツク信号と同期した
   信号を前記パルス信号として発生すると共に、前
   記２つの検出信号の位相差から前記エンコーダの
   移動方向、若しくは回転方向を判別し、該判別に
   従つて、前記パルス信号を択一的に２系列にふり
   分けて出力する方向判別パルス回路を含むことを
   特徴とする特許請求の範囲第３項記載の装置。 ５ 前記計数手段は、前記パルス信号のうち一方
   の系列のパルス信号により前記計数出力信号を増
   加し、前記パルス信号のうち他方の系列のパルス
   信号により前記計数出力信号を減少するアツプダ
   ウンカウンタであることを特徴とする特許請求の
   範囲第４項記載の装置。 ６ 前記デジタル計算手段は、前記保持手段に保
   持された、前記アツプダウンカウンタの計数出力
   信号を入力するポート部、該入力ポート部のデジ
   タルデータを累算する累算器を含む演算部、前記
   開始信号を出力する出力ポート部を含み、前記ポ
   ート部、演算部、出力ポート部の動作を、プログ
   ラムによつて制御可能なマイクロコンピユータで
   あることを特徴とする特許請求の範囲第５項記載
   の装置。