JPS6367921A - Data collecting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ収集回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention relates to data acquisition circuits.
従来のデータ収集回路の一例を第５図に示し説明する。 An example of a conventional data acquisition circuit is shown in FIG. 5 and will be described.
図において、５０１ はパラレル・シリアル変換部、５
０２はパラレルデータ５１３をシリアルデータ５１４に
変換するパラレル・シリアル変換回路、５０３は収集部
、５０４はパルス発生回路である。そして、５１０はス
トローブ信号を示し、５１１ はクロック信号を示す。In the figure, 501 is a parallel-to-serial converter;
02 is a parallel/serial conversion circuit that converts parallel data 513 into serial data 514, 503 is a collection section, and 504 is a pulse generation circuit. Further, 510 indicates a strobe signal, and 511 indicates a clock signal.
そして、との第５図に示すように、パラレルデータ５１
３をシリアルデータ５１４に変換して収集する回路にお
いて、パラレル・シリアル変換回路５０２に対してパラ
レルデータのラッチのタイミングを決めるストローブ信
号５１０ とシリアルデータ５１４の送出タイミングを
決めるクロック信号５１１ ヲ与えて、パラレルデー
タ５０３をシリアルデータ５１４ として収集するとい
う方法が採られている。Then, as shown in FIG. 5, parallel data 51
3 into serial data 514 for collection, a strobe signal 510 that determines the latch timing of the parallel data and a clock signal 511 that determines the sending timing of the serial data 514 are provided to the parallel-serial converter circuit 502. A method is adopted in which parallel data 503 is collected as serial data 514.
上述した従来のデータ収集回路では、パラレル・シリア
ル変換回路に対してクロック信号とストローブ信号の２
本の信号線を接続する必要があシ、このパラレル停シリ
アル変換回路が多数になると、これに対応してクロック
信号およびス）ｏ−ブ信号もそれぞれに必要となシ、非
常にたくさんの信号線の接続が必要になるという問題点
があった。In the conventional data acquisition circuit described above, two signals, a clock signal and a strobe signal, are sent to the parallel-to-serial conversion circuit.
It is necessary to connect two signal lines, and as the number of parallel/stop/serial conversion circuits increases, corresponding clock signals and slave signals are also required, resulting in a large number of signals. There was a problem in that a wire connection was required.
本発明のデータ収集回路は、タイミングパルスおよびデ
ータ収集信号となる送信信号を発生するパルス発生回路
と、このパルス発生回路からの送信信号を受信しその送
信信号の先頭ビットを検出する先頭ビット検出回路と、
上記送信信号をクロックとし上記先頭ビット検出回路の
出力により初期化されるカウンタ回路と、とのカウンタ
回路の出力とパラレルデータにより上記送信信号のパル
スを禁止するパルスインヒビット回路と、このパルスイ
ンヒビット回路の出力信号と上記送信信号の比較を行い
シリアルデータを送出する比較回路によ多構成され、上
記送信信号のパルスを入力されるパラレルデータによっ
て規則的に禁止することによυ情報を伝達することで、
送受各１本の接続でパラレルデータをシリアルデータに
変換して収集するようにしたものである。The data acquisition circuit of the present invention includes a pulse generation circuit that generates a transmission signal serving as a timing pulse and a data acquisition signal, and a leading bit detection circuit that receives the transmission signal from the pulse generation circuit and detects the leading bit of the transmission signal. and,
a counter circuit that uses the transmission signal as a clock and is initialized by the output of the first bit detection circuit; a pulse inhibit circuit that inhibits the pulse of the transmission signal based on the output of the counter circuit and parallel data; It is composed of a comparison circuit that compares the output signal with the above-mentioned transmission signal and sends out serial data, and transmits υ information by regularly inhibiting the pulses of the above-mentioned transmission signal by input parallel data. ,
Parallel data is converted into serial data and collected using one connection for each transmission and reception.
本発明においては、データ収集回路において、従来の回
路であったデータ信号とクロック信号およびストローブ
信号を１つの信号に多重化する。In the present invention, in a data acquisition circuit, a data signal, a clock signal, and a strobe signal, which are conventional circuits, are multiplexed into one signal.
以下、図面に基づき本発明の実施例を詳細に説明する。 Embodiments of the present invention will be described in detail below based on the drawings.
第１図は本発明によるデータ収集回路の一実施例を示す
ブロック図で、基本的構成例を示すものである。FIG. 1 is a block diagram showing an embodiment of a data acquisition circuit according to the present invention, and shows an example of the basic configuration.
図において、１０１ はタイミングパルスおよびデータ
収集信号となる送信信号１１０を発生するパルス発生回
路、１０２はこのパルス発生回路１０１からの送信信号
１１０を受信しその送信信号１１０の先頭ビットを検出
する先頭ビット検出回路、１０３はパルス発生回路１０
１ からの送信信号１１０をクロックとし上記先頭ビ
ット検出回路１０２の出力である初期化信号１１２にょ
シ初期化されるカウンタ回路、１ｏ４はこのカウンタ回
路１０３の出力である制御信号１１３ とノくラレルデ
ータ１１４により送信信号１１０を禁止するパルスイン
ヒビット回路、１ｏ５ はこのパルスインヒビット回路
１０４の出力信号である受信信号１１１ と送信信号１
１０ の比較を行いシリアルデータ１１５ を送出する
比較回路である。１０６ Ｕパラレル・シリアル変換部
を示し、１０７ は収集部を示す。In the figure, 101 is a pulse generation circuit that generates a transmission signal 110 serving as a timing pulse and a data collection signal, and 102 is a first bit that receives the transmission signal 110 from this pulse generation circuit 101 and detects the first bit of the transmission signal 110. Detection circuit, 103 is pulse generation circuit 10
A counter circuit is initialized by an initialization signal 112 which is the output of the first bit detection circuit 102 using the transmission signal 110 from 1 as a clock, and 1o4 is a control signal 113 which is the output of this counter circuit 103. 114 is a pulse inhibit circuit that inhibits the transmission signal 110, and 1o5 is a reception signal 111 which is the output signal of this pulse inhibit circuit 104 and a transmission signal 1.
This is a comparison circuit that compares 10 and sends out serial data 115. 106 U indicates a parallel-to-serial conversion section, and 107 indicates a collection section.
そして、送信信号１１０ のパルスを入力されるパラレ
ルデータ１１４によって規則的に禁止することにより情
報を伝達することで、送受各１本の接続でパラレルデー
タをシリアルデータに変換して収集するように構成され
ている。By transmitting information by regularly inhibiting the pulses of the transmission signal 110 by input parallel data 114, the parallel data is converted into serial data and collected using one connection for transmission and reception. has been done.
このように構成されたデータ収集回路では、従来、この
種の回路で必要であったデータ信号、りロック信号、ス
トローブ信号を１つの信号に多重化することにより、パ
ラレル・シリアル変換部１０６ と収集部１０７のイン
ターフェイスに必要な信号線を必要最小限にしている。In the data acquisition circuit configured in this way, by multiplexing the data signal, relock signal, and strobe signal, which were conventionally required in this type of circuit, into one signal, the data acquisition circuit is connected to the parallel-to-serial converter 106. The number of signal lines required for the interface of section 107 is minimized.
そして、データ信号、クロック信号、ストローブ信号を
多重化する方法は、送信信号１１０を受信し、決められ
た位置のパルスを禁止するかしないかで情報を伝送する
方式にもとづいている。The method of multiplexing the data signal, clock signal, and strobe signal is based on a method of receiving the transmission signal 110 and transmitting information by inhibiting or not inhibiting pulses at predetermined positions.
第２図は本発明によるデータ収集回路の実施例を示すブ
ロック図で、具体的構成例を示すものである。FIG. 2 is a block diagram showing an embodiment of the data acquisition circuit according to the present invention, and shows a specific example of the configuration.
図において、２０１ はパルス発生回路で、このパルス
発生回路２０１は第１図のパルス発生回路１０１ に対
応する。２０２はこのパルス発生回路２０１から出力さ
れた送信信号２２１ のフレームの先頭ビットを検出す
るモノマルチバイブレータで、このモノマルチバイブレ
ータ２０２は第１図の先頭ビット検出回路１０２に対応
する。２０３はクリア同期式カウンタで、このクリア同
期式カウンタ２０３は第１図のカウンタ回路１０３ に
対応する。２０４，２０５はインバータゲート、２０６
゜２０７はアンドゲート、２０８はノアゲートで、これ
らは第１図のパルスインヒビット回路１０４に対応する
回路を構成している。２０９は排他的論理和回路で、こ
の排他的論理和回路２０９ は第１図の比較回路１０５
に対応する。In the figure, 201 is a pulse generation circuit, and this pulse generation circuit 201 corresponds to the pulse generation circuit 101 in FIG. A mono multivibrator 202 detects the first bit of the frame of the transmission signal 221 output from the pulse generating circuit 201, and this mono multivibrator 202 corresponds to the first bit detection circuit 102 in FIG. 203 is a clear synchronous type counter, and this clear synchronous type counter 203 corresponds to the counter circuit 103 in FIG. 204, 205 are inverter gates, 206
207 is an AND gate, and 208 is a NOR gate, which constitute a circuit corresponding to the pulse inhibit circuit 104 in FIG. 209 is an exclusive OR circuit, and this exclusive OR circuit 209 is the same as the comparison circuit 105 in FIG.
corresponds to
（−して、２１０はパラレル・シリアル変換部、２１１
は収集部を示し、２２２，２２３はパラレルデータ、
２２４は受信信号、２２５はシリアルデータ、２２６は
クリア信号を示す。(-, 210 is a parallel/serial converter, 211
indicates a collection unit, 222 and 223 indicate parallel data,
224 is a received signal, 225 is serial data, and 226 is a clear signal.
つぎにこの第２図に示す実施例の動作を第３図を参照し
て説明する。Next, the operation of the embodiment shown in FIG. 2 will be explained with reference to FIG. 3.
第３図は第２図に示す実施例のタイムチャートで、ωは
送信信号２２１ を示したものであシ、ｏ３）、（Ｃ）
はパラＬ／／ｌ／データ２２２，２２３、（ｄ）は受信
信号、（ｅ）はシリアルデータ２２５、（ｆ）はクリア
信号２２６を示したものである。゛
まず、パルス発生回路２０１から出力された送信信号２
２１ （第３図（ａ）参照）の先頭ビットをモノマルチ
バイブレータ２０２で検出し、その出力のクリア信号２
２６（第３図（ｆ）参照）でクリア同期式カウンタ２０
３をリセットする。つぎに、とのクリア同期式カウンタ
２０３の出力ＱＡ、ＱＢと、インバータゲート２０４．
２０５ とアンドゲート２０６ 、２０７ およびノア
ゲート２０８からなる論理ゲートによって、第３図（ｂ
） 、 （ｃ）に示すような波形のパラレルデータ２２
２，２２３の各パラレル入力によってそれぞれ決められ
た位置のパルスを禁止し、受信信号２２４（第３図（ｄ
）参照〕 として出力する。この例では、パラレルデー
タ２２２が２番目のパルス、パラレルデータ２２３が３
番目のパルスに割当てられている。FIG. 3 is a time chart of the embodiment shown in FIG. 2, where ω indicates the transmitted signal 221, o3), (C).
(d) shows the received signal, (e) shows the serial data 225, and (f) shows the clear signal 226.゛First, the transmission signal 2 output from the pulse generation circuit 201
21 (see FIG. 3(a)) is detected by the mono multivibrator 202, and the output clear signal 2
26 (see Figure 3(f)) clears the synchronous counter 20.
Reset 3. Next, the outputs QA and QB of the clear synchronous counter 203 and the inverter gate 204 .
205, AND gates 206, 207, and NOR gate 208, the logic gate shown in FIG.
), parallel data 22 with a waveform as shown in (c)
The received signal 224 (Fig. 3(d)
) reference] Output as . In this example, parallel data 222 is the second pulse and parallel data 223 is the third pulse.
Assigned to the th pulse.
そして、排他的論理和回路２０９ で受信信号２２４
（第３図（ｅ）参照）が得られる。Then, the exclusive OR circuit 209 receives the received signal 224.
(See FIG. 3(e)) is obtained.
なお、この実施例では各フレームの先頭ビットの検出を
クロックの立上シ動作のモノマルチバイブレータ２０２
を用い、その時定数をｔｌ＜ｔ＜ｔｌに設定することに
よって実現している。In this embodiment, the detection of the first bit of each frame is performed by a mono-multivibrator 202 that operates at the rising edge of the clock.
This is achieved by setting the time constant to tl<t<tl.
第４図は本発明の他の実施例を示すブロック図である。FIG. 4 is a block diagram showing another embodiment of the present invention.
図において、４０１，４０２，４０３は直列に接続され
たパラレル・シリアル変換部、４０４は収集部である。In the figure, 401, 402, and 403 are parallel-to-serial converters connected in series, and 404 is a collector.
４１１，４１２，４１３ はパラレルデータを示し、４
１４はシリアルデータを示す。411, 412, 413 indicate parallel data, 4
14 indicates serial data.
そして、この第４図はパラレル・シリアル変換部４０１
〜４０３をシリアルに接続する場合の実施例で、複数の
場所でパラレルデータ４１１〜４１３を変換し、シリア
ルデータ４１４として受信することができる。FIG. 4 shows the parallel/serial converter 401
403 are serially connected, and the parallel data 411 to 413 can be converted at multiple locations and received as serial data 414.
〔発明の効果〕
以上説明したように、本発明によれば、データ収集回路
において、従来の回路であったデータ信号とクロック信
号およびストローブ信号を１つの信号に多重化すること
により、パラレル・シリアル変換回路と収集部との接続
を必要最小限にできるので、実用上の効果は極めて大で
ある。[Effects of the Invention] As described above, according to the present invention, in a data acquisition circuit, by multiplexing a data signal, a clock signal, and a strobe signal in a conventional circuit into one signal, parallel/serial Since the number of connections between the conversion circuit and the collection section can be minimized, the practical effect is extremely large.
第１図は本発明によるデータ収集回路の一実施例の基本
的構成を示すブロック図、第２図は本発明の実施例の具
体的構成を示すブロック図、第３図は第２図の動作説明
に供するタイムチャート、第４図は本発明の他の実施例
を示すブロック図、第５図は従来のデータ収集回路の一
例を示すブロック図である。
１０１．２０１ ・・・・パルス発生回路、１０２・・
・・先頭ビット検出回路、１０３ ・・・・カウンタ回
路、１０４ ・・・・パルスインヒビット回路、１０
５ ・・・・比較回路。FIG. 1 is a block diagram showing the basic configuration of an embodiment of the data acquisition circuit according to the present invention, FIG. 2 is a block diagram showing the specific configuration of the embodiment of the present invention, and FIG. 3 is the operation of FIG. 2. FIG. 4 is a block diagram showing another embodiment of the present invention, and FIG. 5 is a block diagram showing an example of a conventional data acquisition circuit. 101.201...Pulse generation circuit, 102...
... Leading bit detection circuit, 103 ... Counter circuit, 104 ... Pulse inhibit circuit, 10
5... Comparison circuit.
Claims (1)
を発生するパルス発生回路と、このパルス発生回路から
の送信信号を受信しその送信信号の先頭ビットを検出す
る先頭ビット検出回路と、前記送信信号をクロックとし
前記先頭ビット検出回路の出力により初期化されるカウ
ンタ回路と、このカウンタ回路の出力とパラレルデータ
により前記送信信号のパルスを禁止するパルスインヒビ
ット回路と、このパルスインヒビット回路の出力信号と
前記送信信号の比較を行いシリアルデータを送出する比
較回路により構成され、前記送信信号のパルスを入力さ
れるパラレルデータによつて規則的に禁止することによ
り情報を伝達することで、送受各１本の接続でパラレル
データをシリアルデータに変換して収集するようにした
ことを特徴とするデータ収集回路。A pulse generation circuit that generates a transmission signal serving as a timing pulse and a data collection signal, a leading bit detection circuit that receives the transmission signal from the pulse generation circuit and detects the leading bit of the transmitted signal, and uses the transmission signal as a clock. a counter circuit that is initialized by the output of the first bit detection circuit; a pulse inhibit circuit that inhibits the pulse of the transmission signal based on the output of this counter circuit and parallel data; It is composed of a comparison circuit that performs comparison and sends out serial data, and transmits information by regularly inhibiting the pulses of the transmission signal using input parallel data. A data collection circuit characterized in that data is collected by converting it into serial data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150486A JP2570268B2 (en) | 1986-09-10 | 1986-09-10 | Data collection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150486A JP2570268B2 (en) | 1986-09-10 | 1986-09-10 | Data collection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367921A true JPS6367921A (en) | 1988-03-26 |
| JP2570268B2 JP2570268B2 (en) | 1997-01-08 |
Family
ID=16607031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21150486A Expired - Lifetime JP2570268B2 (en) | 1986-09-10 | 1986-09-10 | Data collection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570268B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349857A (en) * | 1988-08-12 | 1994-09-27 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope |
| US5569969A (en) * | 1988-08-12 | 1996-10-29 | Murata Manufacturing Co., Ltd. | Vibrator and vibratory gyroscope using the same |
| US5874674A (en) * | 1988-08-12 | 1999-02-23 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction and vibratory gyroscope using the same |
-
1986
- 1986-09-10 JP JP21150486A patent/JP2570268B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349857A (en) * | 1988-08-12 | 1994-09-27 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope |
| US5505085A (en) * | 1988-08-12 | 1996-04-09 | Murata Manufacturing Co., Ltd. | Vibrator and vibratory gyroscope using the same |
| US5569969A (en) * | 1988-08-12 | 1996-10-29 | Murata Manufacturing Co., Ltd. | Vibrator and vibratory gyroscope using the same |
| US5874674A (en) * | 1988-08-12 | 1999-02-23 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction and vibratory gyroscope using the same |
| US6016699A (en) * | 1988-08-12 | 2000-01-25 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes of detectors arranged to be non-parallel and non-perpendicular to Coriolis force direction and vibratory gyroscope using the same |
| US6016698A (en) * | 1988-08-12 | 2000-01-25 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction |
| US6161432A (en) * | 1988-08-12 | 2000-12-19 | Murata Manufacturing Co., Ltd. | Vibrator and vibratory gyroscope using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570268B2 (en) | 1997-01-08 |
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