JPS6367013A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6367013A JPS6367013A JP61212104A JP21210486A JPS6367013A JP S6367013 A JPS6367013 A JP S6367013A JP 61212104 A JP61212104 A JP 61212104A JP 21210486 A JP21210486 A JP 21210486A JP S6367013 A JPS6367013 A JP S6367013A
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- Japan
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- circuit
- current
- emitter
- trs
- clock input
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- BFMYDTVEBKDAKJ-UHFFFAOYSA-L disodium;(2',7'-dibromo-3',6'-dioxido-3-oxospiro[2-benzofuran-1,9'-xanthene]-4'-yl)mercury;hydrate Chemical compound O.[Na+].[Na+].O1C(=O)C2=CC=CC=C2C21C1=CC(Br)=C([O-])C([Hg])=C1OC1=C2C=C(Br)C([O-])=C1 BFMYDTVEBKDAKJ-UHFFFAOYSA-L 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特にECLラ
ッチ回路に関するものである。
ッチ回路に関するものである。
第4図は、従来のECLラッチ回路装置の一例を示す回
路構成図である。(1)はトランジスタQ1とQ2から
成るデータ入力回路、(2)はトランジスタQ、とQ8
から成るデータ保持回路、(3)はトランジスタQ。
路構成図である。(1)はトランジスタQ1とQ2から
成るデータ入力回路、(2)はトランジスタQ、とQ8
から成るデータ保持回路、(3)はトランジスタQ。
とQIOから成る電流切換え回路であり、定電流源(4
)から供給される電流を、データ入力回路(1)又はデ
ータ保持回路(2)のいずれlこ流すかをクロック入力
CLKIこよって切換えるものである。
)から供給される電流を、データ入力回路(1)又はデ
ータ保持回路(2)のいずれlこ流すかをクロック入力
CLKIこよって切換えるものである。
なお、Dはデータ入力端子、Q及び互は出力端子、R1
,はエミンタフオロク抵抗、VB B 1 及U Vn
ngは固定基準電位、voo及びV!l!Iは主電源電
圧である。
,はエミンタフオロク抵抗、VB B 1 及U Vn
ngは固定基準電位、voo及びV!l!Iは主電源電
圧である。
次に動作について説明する。クロック人力CLKがlH
lの場合、電流切換え回路(3)において、トランジス
タQIOがオン状態、 Q9がオフ状態となり、データ
入力回路(1) Iこ定電流源(4)からの定電流が流
れる。その結果入力データの値が出力端子Qから。
lの場合、電流切換え回路(3)において、トランジス
タQIOがオン状態、 Q9がオフ状態となり、データ
入力回路(1) Iこ定電流源(4)からの定電流が流
れる。その結果入力データの値が出力端子Qから。
その反転がQから出力される。又、このときのデータ保
持回路(2)のトランジスタQ、及びQ8のベース電位
は、各々出力端子互及びQの電位と同じである。次にク
ロック人力CLKがIHIからILIに変ると、電流切
換え回路(3)のトランジスタQIOがオフ状態、Q、
がオン状態となり、今度はデータ保持回路(2)に定電
流が供給され、出力端子9反びQの値は、クロック入力
CLKが1H′であったときの値と、CLKがILIの
間中保ち続ける。
持回路(2)のトランジスタQ、及びQ8のベース電位
は、各々出力端子互及びQの電位と同じである。次にク
ロック人力CLKがIHIからILIに変ると、電流切
換え回路(3)のトランジスタQIOがオフ状態、Q、
がオン状態となり、今度はデータ保持回路(2)に定電
流が供給され、出力端子9反びQの値は、クロック入力
CLKが1H′であったときの値と、CLKがILIの
間中保ち続ける。
さて、上記動作を通じて流れるエミツタフオロク電流は
、トランジスタQ8.Q4.Q5.Q6を流れる電流の
和であるが、これは各々のトランジスタのエミッタ電位
と主電源電圧Vゆとの電位差及びエミツタフオロク抵抗
RI!1..によって決るので、エミツタフオロク電流
は上記動作を通じて一定である。
、トランジスタQ8.Q4.Q5.Q6を流れる電流の
和であるが、これは各々のトランジスタのエミッタ電位
と主電源電圧Vゆとの電位差及びエミツタフオロク抵抗
RI!1..によって決るので、エミツタフオロク電流
は上記動作を通じて一定である。
従来のECLラッチ回路は以上のよう(こ構成されてい
るので、クロック入力のIHI 、 ILI jこ関係
なく一定のエミソタフオロク電流が流れてしまい、必要
以上の電力を消費するという問題点があった。
るので、クロック入力のIHI 、 ILI jこ関係
なく一定のエミソタフオロク電流が流れてしまい、必要
以上の電力を消費するという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、クロック人力のIHI 11L’(こ従っ
てエミソタフオロク電流當を制卸し、装置の低消費電力
化を図ることを目的とする。
れたもので、クロック人力のIHI 11L’(こ従っ
てエミソタフオロク電流當を制卸し、装置の低消費電力
化を図ることを目的とする。
〔問題点を解決するための手段]
この発明に係る半導体集積回路装置は、クロック人力の
’H” + ’L’ iこ従ってエミツタフオロク電流
を制御するトランジスタ付加したものである。
’H” + ’L’ iこ従ってエミツタフオロク電流
を制御するトランジスタ付加したものである。
この発明における付加トランジスタは2そのベース電位
がクロック入力の“H’ 、 #L’ &Cよって制御
され、流れるコVクタ電流が制御される。その結果1回
路装置を流れるエミンタフオロク電流は、特にラッチ回
路がデータ保持状態の時に低減する。
がクロック入力の“H’ 、 #L’ &Cよって制御
され、流れるコVクタ電流が制御される。その結果1回
路装置を流れるエミンタフオロク電流は、特にラッチ回
路がデータ保持状態の時に低減する。
以下、この発明の一実施例を図pこついて説明する。第
1図シこおいて、既に説明した従来回路の一例である第
4図と異なるのは、新たにエミンタフオロク電流制御用
のトランジスタQ+2を付加シタ点である。Q12のコ
レクタは、工Sノタフオロク抵抗R1を介してトランジ
スタQB、Q4.Q5−Q6のエミッタとつながれ、Q
10のエミッタは抵抗Rを介して主電源電圧V工とつな
がれている。Q1□のベースζこは、トランジスタQ、
1(こよってシフトされたクロック入力CLKが入る。
1図シこおいて、既に説明した従来回路の一例である第
4図と異なるのは、新たにエミンタフオロク電流制御用
のトランジスタQ+2を付加シタ点である。Q12のコ
レクタは、工Sノタフオロク抵抗R1を介してトランジ
スタQB、Q4.Q5−Q6のエミッタとつながれ、Q
10のエミッタは抵抗Rを介して主電源電圧V工とつな
がれている。Q1□のベースζこは、トランジスタQ、
1(こよってシフトされたクロック入力CLKが入る。
他の回路構成は@2図の従来回路と同じである。
第1図番こおいて、ラッチ回路としての動作は従来回路
と同じであるので省略し、不発明の特徴であるエミンタ
フオロク電流の制御について説明する。抵抗Rの抵抗値
をr、トランジスタQ11及びQ、□のベース−エミッ
タ関電位差をVbe、クロック人力電位をV。1にとす
ると、エミツタフオロク砥流工。7は、トランジスタの
ベース電流を無視する近似の下で、 I、ylp −−(Vo:[、K 2Vbe −V、
、 )/ rとなる。抵抗値rを適当蒼こ設定すること
により。
と同じであるので省略し、不発明の特徴であるエミンタ
フオロク電流の制御について説明する。抵抗Rの抵抗値
をr、トランジスタQ11及びQ、□のベース−エミッ
タ関電位差をVbe、クロック人力電位をV。1にとす
ると、エミツタフオロク砥流工。7は、トランジスタの
ベース電流を無視する近似の下で、 I、ylp −−(Vo:[、K 2Vbe −V、
、 )/ rとなる。抵抗値rを適当蒼こ設定すること
により。
クロック人力CLKが1Hyのときに工、Fが従来の回
路と同程度になるようにすれば、クロック入力CLKが
′LIのときをこは従来の回路のものよりエミンタフオ
ロク電流を少ン了くすることができる。
路と同程度になるようにすれば、クロック入力CLKが
′LIのときをこは従来の回路のものよりエミンタフオ
ロク電流を少ン了くすることができる。
なお、上記実施例のRの部分を第2図のように他の電圧
降丁素子、即ちダイオード(5)と抵抗Rにしたり、第
3図のように、付加トランジスタq+gが抵抗Rを介し
てエミッタ(こ一つながる電源電圧をVよ(通常−5,
2V又Lt4.5V)から副am電圧VTT(−2,O
V) に変えることにより、回路をIC化する場合の
抵抗部に要する面積を小さくして上記実施例と同様の動
作を得る回路が実現できる。
降丁素子、即ちダイオード(5)と抵抗Rにしたり、第
3図のように、付加トランジスタq+gが抵抗Rを介し
てエミッタ(こ一つながる電源電圧をVよ(通常−5,
2V又Lt4.5V)から副am電圧VTT(−2,O
V) に変えることにより、回路をIC化する場合の
抵抗部に要する面積を小さくして上記実施例と同様の動
作を得る回路が実現できる。
以上のように、この発明(こよれば、ECLラッチ回路
のエミンタフオロク電流を、クロック人力によって制御
するトランジスタを新たに付加した回路構成をとるよう
にしたので、消費電力の低減が実現できる効果がある。
のエミンタフオロク電流を、クロック人力によって制御
するトランジスタを新たに付加した回路構成をとるよう
にしたので、消費電力の低減が実現できる効果がある。
第1図はこの発明の一実施例による半導体集積回路装置
を示す回路構成図、第2図及び@3図はこの発明の他の
実施例を示す回路の部分図、第4図は従来の半導体集積
回路装置を示す回路構成図である。 図において、(1)はデータ入力回路、(2)はデータ
保持回路、(3)は電流切換え回路、(4)は定電流源
、(5)はダイオード−Q+〜Q1゜はトランジスタ、
Rは抵抗、馬、はエミソタフオロク抵抗、Dはデータ入
力端子、CLKはクロック入力端子、Q及びQは出力端
子、Vやは主電源電圧、■6.は副電源電圧。 なお、図中同一符号は同一、又は相当部分を示すO
を示す回路構成図、第2図及び@3図はこの発明の他の
実施例を示す回路の部分図、第4図は従来の半導体集積
回路装置を示す回路構成図である。 図において、(1)はデータ入力回路、(2)はデータ
保持回路、(3)は電流切換え回路、(4)は定電流源
、(5)はダイオード−Q+〜Q1゜はトランジスタ、
Rは抵抗、馬、はエミソタフオロク抵抗、Dはデータ入
力端子、CLKはクロック入力端子、Q及びQは出力端
子、Vやは主電源電圧、■6.は副電源電圧。 なお、図中同一符号は同一、又は相当部分を示すO
Claims (3)
- (1)ECLラッチ回路において、エミツタフオロク電
流を制御するために、トランジスタを電圧降下素子を介
して電源につなぎ、上記トランジスタをクロック入力に
よつて制御することを特徴とする半導体集積回路装置。 - (2)上記電圧降下素子が抵抗又はダイオードと抵抗の
組み合せであることを特徴とする特許請求の範囲第1項
記載の半導体集積回路装置。 - (3)上記電源が上記ラッチ回路の主電源、又は個別の
副電源であることを特徴とする特許請求の範囲第1項又
は第2項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61212104A JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61212104A JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6367013A true JPS6367013A (ja) | 1988-03-25 |
Family
ID=16616947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61212104A Pending JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6367013A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06338769A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | フリップフロップ回路 |
WO2018220312A1 (fr) | 2017-06-02 | 2018-12-06 | Boutissou Charles | Butee micrometrique pourvue d'un anneau de protection de la surface a usiner |
-
1986
- 1986-09-08 JP JP61212104A patent/JPS6367013A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06338769A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | フリップフロップ回路 |
WO2018220312A1 (fr) | 2017-06-02 | 2018-12-06 | Boutissou Charles | Butee micrometrique pourvue d'un anneau de protection de la surface a usiner |
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