JPS6367013A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6367013A JPS6367013A JP61212104A JP21210486A JPS6367013A JP S6367013 A JPS6367013 A JP S6367013A JP 61212104 A JP61212104 A JP 61212104A JP 21210486 A JP21210486 A JP 21210486A JP S6367013 A JPS6367013 A JP S6367013A
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- JP
- Japan
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- circuit
- current
- emitter
- trs
- clock input
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- BFMYDTVEBKDAKJ-UHFFFAOYSA-L disodium;(2',7'-dibromo-3',6'-dioxido-3-oxospiro[2-benzofuran-1,9'-xanthene]-4'-yl)mercury;hydrate Chemical compound O.[Na+].[Na+].O1C(=O)C2=CC=CC=C2C21C1=CC(Br)=C([O-])C([Hg])=C1OC1=C2C=C(Br)C([O-])=C1 BFMYDTVEBKDAKJ-UHFFFAOYSA-L 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特にＥＣＬラ
ッチ回路に関するものである。
ッチ回路に関するものである。
第４図は、従来のＥＣＬラッチ回路装置の一例を示す回
路構成図である。（１）はトランジスタＱ１とＱ２から
成るデータ入力回路、（２）はトランジスタＱ、とＱ８
から成るデータ保持回路、（３）はトランジスタＱ。
路構成図である。（１）はトランジスタＱ１とＱ２から
成るデータ入力回路、（２）はトランジスタＱ、とＱ８
から成るデータ保持回路、（３）はトランジスタＱ。
とＱＩＯから成る電流切換え回路であり、定電流源（４
）から供給される電流を、データ入力回路（１）又はデ
ータ保持回路（２）のいずれｌこ流すかをクロック入力
ＣＬＫＩこよって切換えるものである。
）から供給される電流を、データ入力回路（１）又はデ
ータ保持回路（２）のいずれｌこ流すかをクロック入力
ＣＬＫＩこよって切換えるものである。
なお、Ｄはデータ入力端子、Ｑ及び互は出力端子、Ｒ１
，はエミンタフオロク抵抗、ＶＢ Ｂ １ 及Ｕ Ｖｎ
ｎｇは固定基準電位、ｖｏｏ及びＶ！ｌ！Ｉは主電源電
圧である。
，はエミンタフオロク抵抗、ＶＢ Ｂ １ 及Ｕ Ｖｎ
ｎｇは固定基準電位、ｖｏｏ及びＶ！ｌ！Ｉは主電源電
圧である。
次に動作について説明する。クロック人力ＣＬＫがｌＨ
ｌの場合、電流切換え回路（３）において、トランジス
タＱＩＯがオン状態、 Ｑ９がオフ状態となり、データ
入力回路（１） Ｉこ定電流源（４）からの定電流が流
れる。その結果入力データの値が出力端子Ｑから。
ｌの場合、電流切換え回路（３）において、トランジス
タＱＩＯがオン状態、 Ｑ９がオフ状態となり、データ
入力回路（１） Ｉこ定電流源（４）からの定電流が流
れる。その結果入力データの値が出力端子Ｑから。
その反転がＱから出力される。又、このときのデータ保
持回路（２）のトランジスタＱ、及びＱ８のベース電位
は、各々出力端子互及びＱの電位と同じである。次にク
ロック人力ＣＬＫがＩＨＩからＩＬＩに変ると、電流切
換え回路（３）のトランジスタＱＩＯがオフ状態、Ｑ、
がオン状態となり、今度はデータ保持回路（２）に定電
流が供給され、出力端子９反びＱの値は、クロック入力
ＣＬＫが１Ｈ′であったときの値と、ＣＬＫがＩＬＩの
間中保ち続ける。
持回路（２）のトランジスタＱ、及びＱ８のベース電位
は、各々出力端子互及びＱの電位と同じである。次にク
ロック人力ＣＬＫがＩＨＩからＩＬＩに変ると、電流切
換え回路（３）のトランジスタＱＩＯがオフ状態、Ｑ、
がオン状態となり、今度はデータ保持回路（２）に定電
流が供給され、出力端子９反びＱの値は、クロック入力
ＣＬＫが１Ｈ′であったときの値と、ＣＬＫがＩＬＩの
間中保ち続ける。
さて、上記動作を通じて流れるエミツタフオロク電流は
、トランジスタＱ８．Ｑ４．Ｑ５．Ｑ６を流れる電流の
和であるが、これは各々のトランジスタのエミッタ電位
と主電源電圧Ｖゆとの電位差及びエミツタフオロク抵抗
ＲＩ！１．．によって決るので、エミツタフオロク電流
は上記動作を通じて一定である。
、トランジスタＱ８．Ｑ４．Ｑ５．Ｑ６を流れる電流の
和であるが、これは各々のトランジスタのエミッタ電位
と主電源電圧Ｖゆとの電位差及びエミツタフオロク抵抗
ＲＩ！１．．によって決るので、エミツタフオロク電流
は上記動作を通じて一定である。
従来のＥＣＬラッチ回路は以上のよう（こ構成されてい
るので、クロック入力のＩＨＩ 、 ＩＬＩ ｊこ関係
なく一定のエミソタフオロク電流が流れてしまい、必要
以上の電力を消費するという問題点があった。
るので、クロック入力のＩＨＩ 、 ＩＬＩ ｊこ関係
なく一定のエミソタフオロク電流が流れてしまい、必要
以上の電力を消費するという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、クロック人力のＩＨＩ １１Ｌ’（こ従っ
てエミソタフオロク電流當を制卸し、装置の低消費電力
化を図ることを目的とする。
れたもので、クロック人力のＩＨＩ １１Ｌ’（こ従っ
てエミソタフオロク電流當を制卸し、装置の低消費電力
化を図ることを目的とする。
〔問題点を解決するための手段］
この発明に係る半導体集積回路装置は、クロック人力の
’Ｈ” ＋ ’Ｌ’ ｉこ従ってエミツタフオロク電流
を制御するトランジスタ付加したものである。
’Ｈ” ＋ ’Ｌ’ ｉこ従ってエミツタフオロク電流
を制御するトランジスタ付加したものである。
この発明における付加トランジスタは２そのベース電位
がクロック入力の“Ｈ’ 、 ＃Ｌ’ ＆Ｃよって制御
され、流れるコＶクタ電流が制御される。その結果１回
路装置を流れるエミンタフオロク電流は、特にラッチ回
路がデータ保持状態の時に低減する。
がクロック入力の“Ｈ’ 、 ＃Ｌ’ ＆Ｃよって制御
され、流れるコＶクタ電流が制御される。その結果１回
路装置を流れるエミンタフオロク電流は、特にラッチ回
路がデータ保持状態の時に低減する。
以下、この発明の一実施例を図ｐこついて説明する。第
１図シこおいて、既に説明した従来回路の一例である第
４図と異なるのは、新たにエミンタフオロク電流制御用
のトランジスタＱ＋２を付加シタ点である。Ｑ１２のコ
レクタは、工Ｓノタフオロク抵抗Ｒ１を介してトランジ
スタＱＢ、Ｑ４．Ｑ５−Ｑ６のエミッタとつながれ、Ｑ
１０のエミッタは抵抗Ｒを介して主電源電圧Ｖ工とつな
がれている。Ｑ１□のベースζこは、トランジスタＱ、
１（こよってシフトされたクロック入力ＣＬＫが入る。
１図シこおいて、既に説明した従来回路の一例である第
４図と異なるのは、新たにエミンタフオロク電流制御用
のトランジスタＱ＋２を付加シタ点である。Ｑ１２のコ
レクタは、工Ｓノタフオロク抵抗Ｒ１を介してトランジ
スタＱＢ、Ｑ４．Ｑ５−Ｑ６のエミッタとつながれ、Ｑ
１０のエミッタは抵抗Ｒを介して主電源電圧Ｖ工とつな
がれている。Ｑ１□のベースζこは、トランジスタＱ、
１（こよってシフトされたクロック入力ＣＬＫが入る。
他の回路構成は＠２図の従来回路と同じである。
第１図番こおいて、ラッチ回路としての動作は従来回路
と同じであるので省略し、不発明の特徴であるエミンタ
フオロク電流の制御について説明する。抵抗Ｒの抵抗値
をｒ、トランジスタＱ１１及びＱ、□のベース−エミッ
タ関電位差をＶｂｅ、クロック人力電位をＶ。１にとす
ると、エミツタフオロク砥流工。７は、トランジスタの
ベース電流を無視する近似の下で、 Ｉ、ｙｌｐ −−（Ｖｏ：［、Ｋ ２Ｖｂｅ −Ｖ、
、 ）／ ｒとなる。抵抗値ｒを適当蒼こ設定すること
により。
と同じであるので省略し、不発明の特徴であるエミンタ
フオロク電流の制御について説明する。抵抗Ｒの抵抗値
をｒ、トランジスタＱ１１及びＱ、□のベース−エミッ
タ関電位差をＶｂｅ、クロック人力電位をＶ。１にとす
ると、エミツタフオロク砥流工。７は、トランジスタの
ベース電流を無視する近似の下で、 Ｉ、ｙｌｐ −−（Ｖｏ：［、Ｋ ２Ｖｂｅ −Ｖ、
、 ）／ ｒとなる。抵抗値ｒを適当蒼こ設定すること
により。
クロック人力ＣＬＫが１Ｈｙのときに工、Ｆが従来の回
路と同程度になるようにすれば、クロック入力ＣＬＫが
′ＬＩのときをこは従来の回路のものよりエミンタフオ
ロク電流を少ン了くすることができる。
路と同程度になるようにすれば、クロック入力ＣＬＫが
′ＬＩのときをこは従来の回路のものよりエミンタフオ
ロク電流を少ン了くすることができる。
なお、上記実施例のＲの部分を第２図のように他の電圧
降丁素子、即ちダイオード（５）と抵抗Ｒにしたり、第
３図のように、付加トランジスタｑ＋ｇが抵抗Ｒを介し
てエミッタ（こ一つながる電源電圧をＶよ（通常−５，
２Ｖ又Ｌｔ４．５Ｖ）から副ａｍ電圧ＶＴＴ（−２，Ｏ
Ｖ） に変えることにより、回路をＩＣ化する場合の
抵抗部に要する面積を小さくして上記実施例と同様の動
作を得る回路が実現できる。
降丁素子、即ちダイオード（５）と抵抗Ｒにしたり、第
３図のように、付加トランジスタｑ＋ｇが抵抗Ｒを介し
てエミッタ（こ一つながる電源電圧をＶよ（通常−５，
２Ｖ又Ｌｔ４．５Ｖ）から副ａｍ電圧ＶＴＴ（−２，Ｏ
Ｖ） に変えることにより、回路をＩＣ化する場合の
抵抗部に要する面積を小さくして上記実施例と同様の動
作を得る回路が実現できる。
以上のように、この発明（こよれば、ＥＣＬラッチ回路
のエミンタフオロク電流を、クロック人力によって制御
するトランジスタを新たに付加した回路構成をとるよう
にしたので、消費電力の低減が実現できる効果がある。
のエミンタフオロク電流を、クロック人力によって制御
するトランジスタを新たに付加した回路構成をとるよう
にしたので、消費電力の低減が実現できる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路構成図、第２図及び＠３図はこの発明の他の
実施例を示す回路の部分図、第４図は従来の半導体集積
回路装置を示す回路構成図である。 図において、（１）はデータ入力回路、（２）はデータ
保持回路、（３）は電流切換え回路、（４）は定電流源
、（５）はダイオード−Ｑ＋〜Ｑ１゜はトランジスタ、
Ｒは抵抗、馬、はエミソタフオロク抵抗、Ｄはデータ入
力端子、ＣＬＫはクロック入力端子、Ｑ及びＱは出力端
子、Ｖやは主電源電圧、■６．は副電源電圧。 なお、図中同一符号は同一、又は相当部分を示すＯ
を示す回路構成図、第２図及び＠３図はこの発明の他の
実施例を示す回路の部分図、第４図は従来の半導体集積
回路装置を示す回路構成図である。 図において、（１）はデータ入力回路、（２）はデータ
保持回路、（３）は電流切換え回路、（４）は定電流源
、（５）はダイオード−Ｑ＋〜Ｑ１゜はトランジスタ、
Ｒは抵抗、馬、はエミソタフオロク抵抗、Ｄはデータ入
力端子、ＣＬＫはクロック入力端子、Ｑ及びＱは出力端
子、Ｖやは主電源電圧、■６．は副電源電圧。 なお、図中同一符号は同一、又は相当部分を示すＯ
Claims (3)
- （１）ＥＣＬラッチ回路において、エミツタフオロク電
流を制御するために、トランジスタを電圧降下素子を介
して電源につなぎ、上記トランジスタをクロック入力に
よつて制御することを特徴とする半導体集積回路装置。 - （２）上記電圧降下素子が抵抗又はダイオードと抵抗の
組み合せであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 - （３）上記電源が上記ラッチ回路の主電源、又は個別の
副電源であることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212104A JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212104A JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367013A true JPS6367013A (ja) | 1988-03-25 |
Family
ID=16616947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212104A Pending JPS6367013A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367013A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338769A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | フリップフロップ回路 |
| WO2018220312A1 (fr) | 2017-06-02 | 2018-12-06 | Boutissou Charles | Butee micrometrique pourvue d'un anneau de protection de la surface a usiner |
-
1986
- 1986-09-08 JP JP61212104A patent/JPS6367013A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338769A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | フリップフロップ回路 |
| WO2018220312A1 (fr) | 2017-06-02 | 2018-12-06 | Boutissou Charles | Butee micrometrique pourvue d'un anneau de protection de la surface a usiner |
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