JPS6365969B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、シーケンスプログラムを実行する演
算処理部にマイクロプログラムの概念を適用した
シーケンスコントローラに関する。

シーケンスコントローラの演算処理部をランダ
ムロジツクで構成した場合に問題となる回路の煩
雑化を演算速度を低下させることなしに解決する
には、演算処理部にマイクロプログラムの概念を
取入れることが考えられる。一般にマイクロプロ
グラム方式で演算回路を構成する場合には、複数
のマイクロプログラムを記憶するマイクロプログ
ラムメモリと、このマイクロプログラムメモリか
らマイクロ制御データを読出すべきアドレスを順
番に指定する読出アドレス制御ユニツトとを設
け、さらにマイクロ制御データに含まれる命令デ
ータに応じた演算処理を行なう演算ユニツトを設
ける必要があるが、一般に市販されている演算ユ
ニツトは、汎用のコンピユータの動作をさせるこ
とを目的として作られているため、シーケンス制
御に必要なビツト演算に対しては余分な機能が多
く、無駄が多いだけでなく、かかる演算ユニツト
は高価であり、シーケンスコントローラを安価に
提供できない問題がある。

また、演算ユニツトを設けず、マイクロプログ
ラムの読出しアドレスを指定する読出アドレス制
御ユニツト内に設けられている記憶要素をテスト
フラツグとして用い、マイクロプログラムメモリ
から読出されるマイクロ制御データによつて前記
記憶要素をセツト、リセツトすることにより１ビ
ツト演算を行なうようにしたものも提案されてい
るが、このものも、汎用の演算ユニツトとともに
使用されるアドレス制御ユニツトを利用している
ため、１ビツト演算だけを行なえばよいシーケン
ス制御に対しては無駄が多く、かつかかるユニツ
トは高価であるため、シーケンスコントローラを
安価に提供することが困難であつた。

このような従来の問題点を解決するには、汎用
の読出アドレス制御ユニツトを用いず、マイクロ
プログラムメモリの読出しアドレスをカウンタで
順次指定するようにすることが考えられるがマイ
クロプログラムメモリを単にカウンタで指定する
ようにしただけでは、入出力要素のオンオフ状態
に応じて異なるマイクロ制御データを読出して異
なつた処理を行うことができず、このためにはゲ
ート回路等を余分に設けなければならず、素子数
の増大、回路の複雑化につながる問題がある。

本発明はこのような従来の問題点に鑑みてなさ
れたもので、マイクロプログラムの読出しアドレ
スを指定する手段として、カウンタもしくはレジ
スタを設けるだけで、入出力要素のオンオフ状態
に応じて異なるアドレスのマイクロ制御データの
読出しが行なえるようにすることを目的とするも
ので、その特徴とするところは、シーケンスプロ
グラムによつて選択された入出力要素からのオン
オフ信号をマイクロプログラムメモリへ供給する
アドレスデータとして用いたことにある。

以下本発明の実施例を図面に基づいて説明す
る。第１図において、１０はシーケンスプログラ
ムメモリ、１１はこのシーケンスメモリ１０の読
出しアドレスを指定するプログラムカウンタ、１
２はシーケンスプログラムメモリ１０から読出さ
れたシーケンスプログラムデータを一時記憶する
レジスタ、１３はシーケンスプログラムに応じた
演算を行う演算処理回路、１５はリミツトスイツ
チ、リレー等の入出力要素が接続された入出力回
路を示す。

前記シーケンスプログラムメモリ１０の各記憶
番地に記憶されるシーケンスプログラムデータ
は、例えば16ビツトの長さを有しており、この
内、例えば上位４ビツトには命令の種類を表わす
オペコードがプログラムされ、下位12ビツトのオ
ペランド部には入出力要素の選択を行う入出力ア
ドレスデータがプログラムされている。そして、
シーケンスプログラムメモリ１０から読出された
シーケンスプログラムデータは、レジスタ１２に
一時記憶された後、上位４ビツトのデータは命令
の種類を表わすデータとして演算処理回路１３に
与えられ、下位12ビツトのデータは入出力回路１
５に与えられるようになつている。

前記演算処理回路１３は、複数のマイクロ制御
データを記憶するマイクロプログラムメモリ２
０、このマイクロプログラムメモリ２０の読出ア
ドレスを指定する３ビツトのバイナリカウンタ２
１、このカウンタ２１を一定周期で歩進させるク
ロツク発生回路２２、マイクロプログラムメモリ
２０から出力される制御信号によつてセツト、リ
セツトされ、ビツト演算の途中結果を記憶するフ
リツプフロツプATF，OTF、マイクロプログラ
ムメモリ２０から出力される選択データSDによ
つて、入出力回路１５から出力される入出力要素
のオンオフ状態信号IOB、フリツプフロツプ
ATF，OTFのセツト端子Ｑから出力される信号
の１つを選択してマイクロプログラムメモリ２０
の最下位ビツトのアドレス端子Ａ７に与えるデー
タセレクタ２３によつて構成されている。

マイクロプログラムメモリ２０は、例えば８ビ
ツト256ワードの読出専用メモリを２個用い、１
つのアドレス毎に、16ビツトのマイクロ制御デー
タを記憶できるようになつている。第２図に示す
ように、この16ビツトのマイクロ制御データの各
ビツトは、データセレクタ２３へ供給される信号
選択データ、フリツプフロツプATF，OTFのセ
ツト、リセツト用信号ONAF，OFAF，ONOF，
OFOFというように、発生する制御信号が定めら
れており、読出されたマイクロ制御データの内、
信号状態が“１”であるビツトに対応した信号の
みが出力される。なお、マイクロプログラムメモ
リ２０の出力に接続されたパイプラインレジスタ
２５は、新しいマイクロ制御データが読出される
までの間、前に読出された制御信号を記憶してお
くものである。

マイクロプログラムメモリ２０は第３図ａ，ｂ
に示すように、16ワードの記憶番地を含む記憶エ
リアが、シーケンスプログラムの命令の種類に応
じて複数設けられ、それぞれの記憶エリアには後
述するようにシーケンスプログラムを読出すため
のマイクロ制御データと、対応する命令語を実行
するためのマイクロ制御データとが記憶されてい
る。そして、シーケンスプログラムメモリ１０か
らシーケンスプログラムが読出されると読出され
たシーケンスプログラムの命令語の種類に応じて
マイクロ制御データを読出す記憶エリアが選択さ
れる。

すなわち、演算処理回路１３に与えられる４ビ
ツトのオペコード部データは、８ビツトのアドレ
スデータの内、上位４ビツトのアドレスデータＡ
０〜Ａ３としてマイクロプログラムメモリ２０に
与えられ、カウンタ２１の計数値はＡ４からＡ６
までのアドレスデータとしてマイクロプログラム
メモリ２０に与えられ、データセレクタ２３から
の出力信号が最下位のアドレスデータＡ７として
マイクロプログラムメモリ２０に与えられるよう
になつているため、オペコード部のデータによつ
て16の記憶エリアの内の１つが選択されることに
なる。そして、このオペコードのデータによつて
選択された記憶エリアに含まれる16の記憶番地が
２つの記憶番地を単位としてカウンタ２１によつ
て順番に指定され、さらに、データセレクタ２３
から出力される信号の状態によつて２つの記憶番
地の一方が選択される。本実施例では、データセ
レクタ２３によつて選ばれた信号が“０”の状態
にあれば、カウンタ２１によつて選択された一対
の記憶番地の内、偶数番地に記憶されたマイクロ
制御データが読出され、“１”の状態にあれば、
選択された記憶番地の内、寄数番地に記憶された
マイクロ制御データが読出されるようになつてい
る。

次に各命令語に対応する記憶エリアに記憶され
るマイクロ制御データと、これに基づく演算処理
回路１３の動作について説明する。

第４図ａからｂに示すように各命令語に対応す
る記憶エリアDA１〜DA７のそれぞれの３番目
の番地An＋２番地には、レジスタ１２にデータ
のラツチを指令する信号ISRを送出するマイクロ
制御データがプログラムされており、これがシー
ケンスプログラムの読出しを実行する作用をな
す。

運転の開始時においてはパイプラインレジスタ
２５が零リセツトされ、また、各命令語の実行後
においては、パイプラインレジスタ２５内の信号
選択データはオール零の状態にあるため、データ
セレクタ２３は零番の入力端子に供給されている
“０”の信号を最下位ビツトのアドレスデータと
してマイクロプログラムメモリ２０に与える。し
たがつて、カウンタ２１が後述するように運転開
始時および命令語の実行後において零リセツトさ
れると、各記憶エリアDA１〜DA７のAn＋２番
地が順次アドレス指定されAn＋２番地に記憶さ
れた前記のマイクロ制御データが歩進クロツクに
同期して読出され、プログラムカウンタ１１によ
つて指定された番地に記憶されたシーケンスプロ
グラムデータがレジスタ１２にラツチされる。こ
のようにして、シーケンスプログラムデータがレ
ジスタ１２に記憶されると、読出されたシーケン
スプログラムのオペコードが上位アドレスデータ
としてマイクロプログラムメモリ２０に与えられ
るため、読出されたシーケンスプログラムの種類
に応じたマイクロ制御データの読出しが継続さ
れ、シーケンスプログラムに応じた処理が行なわ
れる。

すなわち、運転開始時においてはレジスタ１２
が初期リセツトされ、マイクロプログラムメモリ
２０にオール零のデータが上位アドレスデータと
して与えられるため、第３図ａおよび第４図ａに
示されるようにマイクロプログラムメモリ２０の
最初の記憶エリアDA１のA1＋２番地に記憶され
ているマイクロ制御データによつてシーケンスプ
ログラムの読出しが行なわれ、この後に、読出し
たシーケンスプログラムの命令語に応じた記憶エ
リアに分岐して読出したシーケンスプログラムに
応じたマイクロ制御データの読出しを行う。そし
て、そのシーケンスプログラムに応じたマイクロ
制御データの読出しが完了すると、マイクロ制御
データによりカウンタ２１が零リセツトされるた
め、第３図ｂに示すように同じ記憶エリアの先頭
番地に読出アドレスが移行して次のシーケンスプ
ログラムの読出しが行われ、この後、読出したシ
ーケンスプログラムの命令語に応じて分岐し、命
令語に応じた処理が行われることになる。

次に、２，３の命令語を例にして、各命令語を
実行するマイクロ制御データと、これに基づく演
算処理回路１３の動作について説明する。

(1) テスト命令TNA この命令語は、オペランド部のデータによつて
選択された入出力要素のオンオフ信号IOBを取込
んでアンドテストフラツグATFの状態との間で
アンド演算を行ない、この論理演算の結果を再び
アンドテストフラツグATFに書込む命令で、出
力命令の実行後においてこのアンドテストフラツ
グATFは条件満足を表わす“１”の状態にセツ
トされ、テスト結果が条件不満足である場合に
“０”の状態にリセツトされる。

シーケンスプログラムのオペコードに応じて分
岐した時点では、データセレクタ２３は“０”の
信号を出力しており、またカウンタ２１の計数値
は２となつているため、テスト命令TNAに応じ
たエリアに移行した場合には、最初にA1＋４番
地に記憶されているマイクロ制御データが読出さ
れる。記憶エリアDA１のA1＋４番地にはデータ
セレクタ２３に対し、オンオフ信号IOBの選択を
指令するデータを供給するマイクロ制御データが
プログラムされているため、これにより、オンオ
フ信号IOBが最下位ビツトのアドレスデータＡ７
としてマイクロプログラムメモリ２０に供給さ
れ、オンオフ信号が“０”すなわち、選択された
入出力要素がオン状態でない場合であれば、歩進
クロツクによりカウンタ２１の計数値が３になつ
た時点で６番地のマイクロ制御データが読出さ
れ、オンオフ信号が“１”、すなわち、選択され
た入出力要素がオン状態である場合であれば、こ
の時点で７番地のマイクロ制御データが読出され
る。

A1＋６番地には、アンドテストフラツグATF
をリセツトする信号OFAFと、プログラムカウン
タ１１を歩進させる信号PC＋１とを発生するマ
イクロ制御データがプログラムされているため、
選択された入出力要素がテスト条件を満足してお
らず、A1＋６番地へ移行した場合には、アンド
テストフラツグATFがリセツトされてテスト条
件が不満足であつたことが記憶されるとともに、
プログラムカウンタ１１が歩進されるが、A1＋
７番地にはプログラムカウンタ歩進信号PC＋１
のみを発生するマイクロ制御データがプログラム
されているため、選択された入出力要素がテスト
条件を満足していてA1＋７番地へ移行した場合
にはプログラムカウンタ１１の歩進のみが行わ
れ、アンドテストフラツグATFはセツト状態を
維持する。そして、この後、次のクロツクでカウ
ンタ２１が歩進すると、データセレクタ２３に信
号選択データが与えられなくなるため、マイクロ
プログラムメモリ２０には“０”の信号が最下位
ビツトのアドレスデータとして与えられ、いずれ
の場合もA1＋８番地へ移行してカウンタ２１が
クリアされる。

(2) テスト命令TNO，TNE テスト命令TNO，TNEは選択された入出力要
素のオンオフ信号とオアテストフラツグOTFの
状態との間でオア演算を行ない、演算結果をオア
テストフラツグOTFに再び記憶させるもので、
TNEの場合にはオア回路の終りを示す命令であ
るため、この処理の後でオアテストフラツグ
OTFの出力とアンドテストフラツグATFの状態
との間でアンド演算を行つてその結果をアンドテ
ストフラツグATFにセツトする。なお、オアテ
ストフラツグOTFは出力命令の実行後において
条件不満足を表わす“０”の状態にリセツトされ
る。

テスト命令TNOに対応する記憶エリアDA２
の内容はアンドテスト命令TNAに対応する記憶
エリアDA１の記憶内容とほぼ同じで、異なる点
は、A2＋６番地にプログラムカウンタ１１の歩
進を指令する信号PC＋１のみを送出するマイク
ロ制御データが記憶され、A2＋７番地に、オア
テストフラツグOTFをセツトする信号ONOFと、
プログラムカウンタ１１歩進用の信号PC＋１と
発生するマイクロ制御データが記憶されている点
である。したがつて、選択された入出力要素がオ
フ状態にあつてA2＋４番地からA2＋６番地へ移
行した場合には、オアテストフラツグOTFはセ
ツトされずにプログラムカウンタ１１の歩進のみ
が行なわれ、選択された入出力要素がオン状態に
あつてA2＋４番地からA2＋７番地に移行した場
合には、オアテストフラツグOTFのセツトとプ
ログラムカウンタ１１の歩進とが行なわれる。

また、テスト命令TNEに対応する記憶エリア
DA３のA3＋６番地には、データセレクタ２３に
対し、オアテストフラツグOTFからの信号の選
択を指令するデータがプログラムされ、A3＋７
番地には、オアフラツグOTFをリセツトする信
号OFOFと、プログラムカウンタ歩進信号PC＋
１と、カウンタ２１をクリアする信号CLEARと
を発生するマイクロ制御データがプログラムさ
れ、A3＋８番地には、アンドテストフラツグ
ATFをリセツトする信号OFAFと歩進信号PC＋
１とを発生するマイクロ制御データがプログラム
されている。さらに、A3＋９番地には、オアテ
ストフラツグOTFをリセツトする信号OFOFと、
歩進信号Ｐ＋１とを発生するマイクロ制御データ
がプログラムメモリされ、A3＋10番地には、カ
ウンタ２１のクリア信号CLEARを送出するマイ
クロ制御データがプログラムされている。

したがつて、選択されて入出力要素がオフで
A3＋４番地からA3＋６番地へ移行した場合に
は、オアテストフラツグOTFからの信号を選択
するデータをデータセレクタ２３に供給し、選択
された入出力要素がオンでA3＋４番地からA3＋
７番地へ移行した場合には、オアテストフラツグ
OTFのリセツト、プログラムカウンタ１１の歩
進、カウンタ２１のクリアが行われる。すなわ
ち、選択された入出力要素がオンである場合に
は、オアテストフラツグOTFの状態を見るまで
もなく、オア回路全体として条件満足であるた
め、アンドテストフラツグATFをセツト状態と
したままでカウンタ２１をクリアして次のシーケ
ンスプログラムに移行し、選択された入出力要素
がオフである場合にオアテストフラツグOTFの
状態に応じた処理を行う。

A3＋６番地のマイクロ制御データによつて、
オアテストフラツグOTFの出力が選ばれること
になり、次の歩進クロツクによつてカウンタ２１
が歩進すると、オアテストフラツグOTFの出力
の信号状態に応じてA3＋８番地のマイクロ制御
データを読出すのか、A3＋９番地のマイクロ制
御データを読出すのかを決定する。すなわち、オ
アテストフラツグOTFがリセツト状態にある場
合にはA3＋６番地からA3＋８番地へ移行し、オ
ア回路が条件不満足であることを記憶させるため
にアンドテストフラツグATFをリセツトすると
ともに、プログラムカウンタ１１の歩進が行なわ
れ、オアテストフラツグOTFがセツト状態にあ
る場合にはA3＋６番地からA3＋９番地へ移行
し、オアテストフラツグOTFのリセツトと、プ
ログラムカウンタ１２の歩進とを行う。そして、
この後、歩進クロツクによつてカウンタ２１が更
に歩進されると、A3＋10番地のマイクロ制御デ
ータが読出され、カウンタ２１がクリアされる。

(3) 出力命令YON 出力命令YONに対応する記憶エリアDA７の
A7＋４番地には、データセレクタ２３に対して、
アンドテストフラツグATFの出力の選択を指令
するデータがプログラムされており、アンドテス
トフラツグATFがリセツト状態、すなわち、テ
スト条件不満足の状態にある場合にはA7＋４番
地からA7＋６番地へ移行し、アンドテストフラ
ツグATFがセツト状態、すなわちテスト条件満
足の状態にある場合にはA7＋４番地からA7＋７
番地へ移行する。A7＋６番地には、選択された
出力要素を付勢する信号SONと、テストフラツ
グATF，OTFをそれぞれリセツトする信号
OFAF，OFOFとを送出するマイクロ制御データ
がプログラムされており、A7＋７番地には、選
択された出力要素を無勢する信号SOFと、テス
トフラツグATF，OTFをそれぞれリセツトする
信号OFAF，OFOFとを送出するマイクロ制御デ
ータがプログラムされている。したがつて、テス
ト条件が満足されていてアンドテストフラツグ
ATFがセツト状態にある場合にはA7＋７番地か
らA7＋６番地へ移行して選択された出力要素を
付勢し、テスト条件が不満足でアンドテストフラ
ツグATFがリセツト状態にある場合にはA7＋４
番地からA7＋７番地へ移行して選択された出力
要素無勢することになる。そして、この後、いず
れの場合もA7＋８番地へ移行し、プログラムカ
ウンタ１１の歩進と、カウンタ２１のクリアが行
なわれる。

今第５図に示すリレー回路に相当するシーケン
ス制御を行なう場合、シーケンスプログラムメモ
リ１０内に第６図に示すようなプログラムを例え
ば10番地から13番地までに記憶させた後で、シー
ケンスコントローラの運転を開始する。

前述したように、シーケンスコントローラの運
転が開始されると、マイクロプログラムメモリ２
０の記憶エリアDA１〜DA７のそれぞれに記憶
されたマイクロ制御データの作用により、シーケ
ンスプログラムメモリ２０に記憶されたシーケン
スプログラムが順番に読出される。そして、シー
ケンスプログラムメモリ１０の10番地に記憶され
ているシーケンスプログラムTNO１００が読出
されると、マイクロプログラムメモリ２０の記憶
エリアDA２が選ばれ、この記憶エリアDA２の
A2＋４番地以降に記憶されているマイクロ制御
データが順次読出される。これにより、シーケン
スプログラムによつて選択された入出力要素がオ
ンである場合のみにオアテストフラツグOTFが
セツトされ、選択された入出力要素がオフである
場合にはオアテストフラツグOTFはリセツト状
態が維持される。

この処理が完了すると、記憶エリアDA2のA2
＋２番地のマイクロ制御データにより、シーケン
スプログラムメモリ１０の11番地に記憶されてい
るシーケンスプログラムTNE１０１が読出され、
記憶エリアDA３のA3＋４番地以降に記憶されて
いるマイクロ制御データによりTNE命令が実行
される。すなわち、この場合には、オアテストフ
ラツグOTFもしくはシーケンスプログラムによ
つて選択された入出力要素のいずれかがオンであ
れば、オア回路全体として条件満足であるとし
て、アンドテストフラツグATFをセツト状態に
維持し、そうでなければ条件不満足であるとして
アンドテストフラツグATFをリセツトする。

さらにこれに続いてプログラムされている
TNA１０２が読出されると、記憶エリアDA１
に記憶されているマイクロ制御データにより、シ
ーケンスプログラムによつて選択された入出力要
素がオフである場合のみにアンドテストフラツグ
ATFをリセツトし、テストプログラムの実行を
完了する。

そして、シーケンスプログラムメモリ１０の13
番地にプログラムされている出力命令プログラム
YON２００が読出されると、記憶エリアDA７
に記憶されているマイクロ制御データにより、ア
ンドテストフラツグATFがオン状態にあればテ
スト条件を全て満たしているものとして入出力回
路１５に付勢信号SONを出力し、アンドテスト
フラツグATFがオフ状態にあれば、テスト条件
を満たしていないものとして入出力回路１５に無
勢信号SOFを出力する。これにより、シーケン
スプログラムによつて選択された入出力要素が、
テスト結果に応じて付勢もしくは無勢される。

なお、上記実施例においては、マイクロプログ
ラムメモリに読出アドレスを供給するアドレスデ
ータ発生手段をカウンタによつて構成していた
が、アドレスデータ発生手段を一定周期でラツチ
動作を繰返すレジスタとし、次に読出すべきマイ
クロ制御データの記憶番地をマイクロ制御データ
にプログラムしておいて、これをレジスタにセツ
トすることによつて読出アドレスを順次変更する
ようにしてもよい。

また、上記実施例では入出力要素からのオンオ
フ信号を最下位ビツトのアドレスデータとして用
いていたが、例えば入出力要素からのオンオフ信
号をアドレスデータＡ４のデータとし、Ａ０〜Ａ
３のアドレスデータをカウンタで与えるようにし
てもよい。この場合、マイクロプログラムメモリ
に記憶されるマイクロ制御データは第７図ａ〜ｄ
に示すようにすればよい。

さらに、上記実施例は、シーケンスプログラム
メモリ１０から読出されたシーケンスプログラム
の種類と、シーケンスプログラムによつて選択さ
れた入出力要素のオンオフ状態とに応じてテスト
フラツグの状態を変化させることによつて、選択
された入出力要素のオンオフ状態とテストフラツ
グのオンオフ状態との間の論理演算を間接的に行
なうようにしていたが、テストフラツグの状態を
直接的に検出して入出力要素のオンオフ状態との
間で論理演算を行なうこともできる。

この場合には、第８図に示すうに、テストフラ
ツグATF，OTFの出力と零信号の内１つを選択
するデータセレクタ２３′と、入出力回路１５か
ら出力される入出力要素のオンオフ信号IOB零信
号の内の一方とを選択するデータセレクタ２４と
を設けるとともに、マイクロプログラムメモリ２
０を512ワードの記憶容量を有するものにし、デ
ータセレクタ２４からの出力信号を最下位ビツト
のアドレスデータＡ８としてマイクロプログラム
メモリ２０に供給し、データセレクタ２３′から
の出力信号を最下位ビツトよりも１ビツト上位の
アドレスデータＡ７としてマイクロプログラムメ
モリ２０に供給する。そして、マイクロプログラ
ムメモリ２０内の記憶エリアDA１〜DA７には
第９図ａ〜ｄに示すマイクロ制御データを記憶さ
せる。

この場合には、カウンタ２１の出力が最下位ビ
ツトに対して２ビツト上位のアドレス端子よりも
上位ビツト側に供給されているため、シーケンス
プログラムの読出し時には、カウンタ２１の歩進
に従つてマイクロ制御データの読出しアドレスが
４番地ずつ増加して行き、An＋８番地にプログ
ラムされているマイクロ制御データによつて命令
語に応じたテストフラツグからの信号が下位２ビ
ツト目のアドレスデータＡ７としてマイクロプロ
グラムメモリ２０に供給され、入出力回路１５か
らのオンオフ信号IOBが最下位ビツトのアドレス
データＡ８としてマイクロプログラムメモリ２０
に供給される。

これにより、テストフラツグの状態と、シーケ
ンスプログラムによつて選択された入出力要素の
オンオフ状態との両方の状態に応じて、次にマイ
クロ制御データを読出す読出アドレスがAn＋12
〜An＋15番地の間で変化し、テストフラツグの
状態と入出力要素の状態の組合せでテストフラツ
グの状態が変化されて命令語の種類に応じたビツ
ト演算が行なわれる。

なお、このものにおいても、カウンタ２１に替
えて、一定周期でラツチ動作を繰返すレジスタを
設けてもよい。

以上述べたように本発明においては、シーケン
スプログラムによつて選択された入出力要素から
のオンオフ信号をアドレスデータの一部としてマ
イクロプログラムメモリに与えるようにし、所定
数のマイクロ制御データを読出すのに必要な残り
のアドレスデータを、順次変化するデータを出力
するカウンタもしくはレジスタにて構成されるア
ドレス発生手段の出力によつて得るようにしたか
ら、マイクロプログラムメモリの読出アドレスを
指定する手段としてカウンタもしくはレジスタだ
けを設けるだけで、入出力要素のオンオフ状態に
応じて異つたマイクロ制御データを読出すことが
でき、入出力要素のオンオフに応じてテストフラ
ツグの状態を変更してシーケンス制御に必要な１
ビツト演算を行なわせることができる。

したがつて、本発明のシーケンスコントローラ
においては、演算処理部の構成をきわめて簡単に
でき、また、余分な機能を有する高価な汎用のユ
ニツトを用いる必要がないため、シーケンスコン
トローラを安価に提供できる利点がある。

【図面の簡単な説明】

図面は本発明の実施例を示すもので、第１図は
第１実施例を示すシーケンスコントローラの全体
構成を示すブロツク図、第２図は第１図における
マイクロプログラムメモリ２０から出力される制
御信号を示す図、第３図ａ，ｂはマイクロプログ
ラムメモリ２０内に設けられた複数の記憶エリア
を示す図、第４図ａ〜ｄは第３図ａ，ｂの各記憶
エリアに記憶されているマイクロ制御データを示
す図、第５図はリレー回路の一例を示す図、第６
図は第５図のリレー回路に対応するシーケンスプ
ログラムを示す図、第７図ａ〜ｄはマイクロプロ
グラムメモリ２０内に記憶されるマイクロ制御デ
ータの変形例を示す図、第８図は本発明の第２実
施例を示すシーケンスコントローラのブロツク
図、第９図ａ〜ｄは第８図のマイクロプログラム
メモリ２０に記憶されるマイクロ制御データを示
す図である。 １０…シーケンスプログラムメモリ、１１…プ
ログラムカウンタ、１２…レジスタ、１３…演算
処理回路、１５…入出力回路、２０…マイクロプ
ログラムメモリ、２１…カウンタ、２２…クロツ
ク発生回路、２３…データセレクタ、２５…パイ
プラインレジスタ、ATF…アンドテストフラツ
グ、OTF…オアテストフラツグ。

Claims (1)

1. 【特許請求の範囲】 １ シーケンスプログラムメモリから読出される
   シーケンスプログラムに応じて入出力要素のオン
   オフ状態を判別し、これに応じてテストフラツグ
   の状態を操作して論理演算を行なうシーケンスコ
   ントローラにおいて、複数種類のシーケンスプロ
   グラム命令に対応する複数組のマイクロ制御デー
   タを記憶するマイクロプログラムメモリと、この
   マイクロプログラムメモリの出力に接続されマイ
   クロプログラムメモリから出力されるマイクロ制
   御データによつて状態変化されるテストフラツグ
   と、前記シーケンスプログラムメモリから読出さ
   れたシーケンスプログラム命令に対応するマイク
   ロ制御データを順次読出すべく読出しアドレスデ
   ータを発生する読出しアドレス発生手段と、この
   アドレスデータ発生手段から出力されるアドレス
   データにシーケンスプログラムのオペランド部デ
   ータによつて選択された入出力要素からのオンオ
   フ信号を加えたアドレスデータを前記マイクロプ
   ログラムメモリに供給して選択された入出力要素
   のオンオフ状態に応じて異なつたアドレスのマイ
   クロ制御データの読出しを指令するアドレスデー
   タ供給手段とを設け、前記マイクロプログラムメ
   モリの入出力要素の状態に応じて選択される一対
   のアドレスには前記テストフラツグを異なる状態
   にするマイクロ制御データがそれぞれ記憶されて
   いることを特徴とするシーケンスコントローラ。 ２ 前記読出しアドレス発生回路を、一定周期で
   歩進されるカウンタによつて構成し、前記マイク
   ロプログラムメモリに記憶される複数組のマイク
   ロ制御データのそれぞれに前記カウンタを初期化
   するマイクロ制御データをプログラムしたことを
   特徴とする特許請求の範囲第１項記載のシーケン
   スコントローラ。 ３ 前記読出しアドレス発生回路を一定周期でラ
   ツチ動作を繰返えすレジスタによつて構成し、前
   記マイクロプログラムメモリに記憶されるマイク
   ロ制御データには次に読出すべきアドレスデータ
   をプログラムしたことを特徴とする特許請求の範
   囲第１項記載のシーケンスコントローラ。