JPS6365969B2 - - Google Patents
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- JPS6365969B2 JPS6365969B2 JP56095524A JP9552481A JPS6365969B2 JP S6365969 B2 JPS6365969 B2 JP S6365969B2 JP 56095524 A JP56095524 A JP 56095524A JP 9552481 A JP9552481 A JP 9552481A JP S6365969 B2 JPS6365969 B2 JP S6365969B2
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- JP
- Japan
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- data
- address
- microcontrol
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- memory
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- 230000015654 memory Effects 0.000 claims description 78
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13083—Jumps
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15103—Microprogram stored in rom or ram
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、シーケンスプログラムを実行する演
算処理部にマイクロプログラムの概念を適用した
シーケンスコントローラに関する。
算処理部にマイクロプログラムの概念を適用した
シーケンスコントローラに関する。
シーケンスコントローラの演算処理部をランダ
ムロジツクで構成した場合に問題となる回路の煩
雑化を演算速度を低下させることなしに解決する
には、演算処理部にマイクロプログラムの概念を
取入れることが考えられる。一般にマイクロプロ
グラム方式で演算回路を構成する場合には、複数
のマイクロプログラムを記憶するマイクロプログ
ラムメモリと、このマイクロプログラムメモリか
らマイクロ制御データを読出すべきアドレスを順
番に指定する読出アドレス制御ユニツトとを設
け、さらにマイクロ制御データに含まれる命令デ
ータに応じた演算処理を行なう演算ユニツトを設
ける必要があるが、一般に市販されている演算ユ
ニツトは、汎用のコンピユータの動作をさせるこ
とを目的として作られているため、シーケンス制
御に必要なビツト演算に対しては余分な機能が多
く、無駄が多いだけでなく、かかる演算ユニツト
は高価であり、シーケンスコントローラを安価に
提供できない問題がある。
ムロジツクで構成した場合に問題となる回路の煩
雑化を演算速度を低下させることなしに解決する
には、演算処理部にマイクロプログラムの概念を
取入れることが考えられる。一般にマイクロプロ
グラム方式で演算回路を構成する場合には、複数
のマイクロプログラムを記憶するマイクロプログ
ラムメモリと、このマイクロプログラムメモリか
らマイクロ制御データを読出すべきアドレスを順
番に指定する読出アドレス制御ユニツトとを設
け、さらにマイクロ制御データに含まれる命令デ
ータに応じた演算処理を行なう演算ユニツトを設
ける必要があるが、一般に市販されている演算ユ
ニツトは、汎用のコンピユータの動作をさせるこ
とを目的として作られているため、シーケンス制
御に必要なビツト演算に対しては余分な機能が多
く、無駄が多いだけでなく、かかる演算ユニツト
は高価であり、シーケンスコントローラを安価に
提供できない問題がある。
また、演算ユニツトを設けず、マイクロプログ
ラムの読出しアドレスを指定する読出アドレス制
御ユニツト内に設けられている記憶要素をテスト
フラツグとして用い、マイクロプログラムメモリ
から読出されるマイクロ制御データによつて前記
記憶要素をセツト、リセツトすることにより1ビ
ツト演算を行なうようにしたものも提案されてい
るが、このものも、汎用の演算ユニツトとともに
使用されるアドレス制御ユニツトを利用している
ため、1ビツト演算だけを行なえばよいシーケン
ス制御に対しては無駄が多く、かつかかるユニツ
トは高価であるため、シーケンスコントローラを
安価に提供することが困難であつた。
ラムの読出しアドレスを指定する読出アドレス制
御ユニツト内に設けられている記憶要素をテスト
フラツグとして用い、マイクロプログラムメモリ
から読出されるマイクロ制御データによつて前記
記憶要素をセツト、リセツトすることにより1ビ
ツト演算を行なうようにしたものも提案されてい
るが、このものも、汎用の演算ユニツトとともに
使用されるアドレス制御ユニツトを利用している
ため、1ビツト演算だけを行なえばよいシーケン
ス制御に対しては無駄が多く、かつかかるユニツ
トは高価であるため、シーケンスコントローラを
安価に提供することが困難であつた。
このような従来の問題点を解決するには、汎用
の読出アドレス制御ユニツトを用いず、マイクロ
プログラムメモリの読出しアドレスをカウンタで
順次指定するようにすることが考えられるがマイ
クロプログラムメモリを単にカウンタで指定する
ようにしただけでは、入出力要素のオンオフ状態
に応じて異なるマイクロ制御データを読出して異
なつた処理を行うことができず、このためにはゲ
ート回路等を余分に設けなければならず、素子数
の増大、回路の複雑化につながる問題がある。
の読出アドレス制御ユニツトを用いず、マイクロ
プログラムメモリの読出しアドレスをカウンタで
順次指定するようにすることが考えられるがマイ
クロプログラムメモリを単にカウンタで指定する
ようにしただけでは、入出力要素のオンオフ状態
に応じて異なるマイクロ制御データを読出して異
なつた処理を行うことができず、このためにはゲ
ート回路等を余分に設けなければならず、素子数
の増大、回路の複雑化につながる問題がある。
本発明はこのような従来の問題点に鑑みてなさ
れたもので、マイクロプログラムの読出しアドレ
スを指定する手段として、カウンタもしくはレジ
スタを設けるだけで、入出力要素のオンオフ状態
に応じて異なるアドレスのマイクロ制御データの
読出しが行なえるようにすることを目的とするも
ので、その特徴とするところは、シーケンスプロ
グラムによつて選択された入出力要素からのオン
オフ信号をマイクロプログラムメモリへ供給する
アドレスデータとして用いたことにある。
れたもので、マイクロプログラムの読出しアドレ
スを指定する手段として、カウンタもしくはレジ
スタを設けるだけで、入出力要素のオンオフ状態
に応じて異なるアドレスのマイクロ制御データの
読出しが行なえるようにすることを目的とするも
ので、その特徴とするところは、シーケンスプロ
グラムによつて選択された入出力要素からのオン
オフ信号をマイクロプログラムメモリへ供給する
アドレスデータとして用いたことにある。
以下本発明の実施例を図面に基づいて説明す
る。第1図において、10はシーケンスプログラ
ムメモリ、11はこのシーケンスメモリ10の読
出しアドレスを指定するプログラムカウンタ、1
2はシーケンスプログラムメモリ10から読出さ
れたシーケンスプログラムデータを一時記憶する
レジスタ、13はシーケンスプログラムに応じた
演算を行う演算処理回路、15はリミツトスイツ
チ、リレー等の入出力要素が接続された入出力回
路を示す。
る。第1図において、10はシーケンスプログラ
ムメモリ、11はこのシーケンスメモリ10の読
出しアドレスを指定するプログラムカウンタ、1
2はシーケンスプログラムメモリ10から読出さ
れたシーケンスプログラムデータを一時記憶する
レジスタ、13はシーケンスプログラムに応じた
演算を行う演算処理回路、15はリミツトスイツ
チ、リレー等の入出力要素が接続された入出力回
路を示す。
前記シーケンスプログラムメモリ10の各記憶
番地に記憶されるシーケンスプログラムデータ
は、例えば16ビツトの長さを有しており、この
内、例えば上位4ビツトには命令の種類を表わす
オペコードがプログラムされ、下位12ビツトのオ
ペランド部には入出力要素の選択を行う入出力ア
ドレスデータがプログラムされている。そして、
シーケンスプログラムメモリ10から読出された
シーケンスプログラムデータは、レジスタ12に
一時記憶された後、上位4ビツトのデータは命令
の種類を表わすデータとして演算処理回路13に
与えられ、下位12ビツトのデータは入出力回路1
5に与えられるようになつている。
番地に記憶されるシーケンスプログラムデータ
は、例えば16ビツトの長さを有しており、この
内、例えば上位4ビツトには命令の種類を表わす
オペコードがプログラムされ、下位12ビツトのオ
ペランド部には入出力要素の選択を行う入出力ア
ドレスデータがプログラムされている。そして、
シーケンスプログラムメモリ10から読出された
シーケンスプログラムデータは、レジスタ12に
一時記憶された後、上位4ビツトのデータは命令
の種類を表わすデータとして演算処理回路13に
与えられ、下位12ビツトのデータは入出力回路1
5に与えられるようになつている。
前記演算処理回路13は、複数のマイクロ制御
データを記憶するマイクロプログラムメモリ2
0、このマイクロプログラムメモリ20の読出ア
ドレスを指定する3ビツトのバイナリカウンタ2
1、このカウンタ21を一定周期で歩進させるク
ロツク発生回路22、マイクロプログラムメモリ
20から出力される制御信号によつてセツト、リ
セツトされ、ビツト演算の途中結果を記憶するフ
リツプフロツプATF,OTF、マイクロプログラ
ムメモリ20から出力される選択データSDによ
つて、入出力回路15から出力される入出力要素
のオンオフ状態信号IOB、フリツプフロツプ
ATF,OTFのセツト端子Qから出力される信号
の1つを選択してマイクロプログラムメモリ20
の最下位ビツトのアドレス端子A7に与えるデー
タセレクタ23によつて構成されている。
データを記憶するマイクロプログラムメモリ2
0、このマイクロプログラムメモリ20の読出ア
ドレスを指定する3ビツトのバイナリカウンタ2
1、このカウンタ21を一定周期で歩進させるク
ロツク発生回路22、マイクロプログラムメモリ
20から出力される制御信号によつてセツト、リ
セツトされ、ビツト演算の途中結果を記憶するフ
リツプフロツプATF,OTF、マイクロプログラ
ムメモリ20から出力される選択データSDによ
つて、入出力回路15から出力される入出力要素
のオンオフ状態信号IOB、フリツプフロツプ
ATF,OTFのセツト端子Qから出力される信号
の1つを選択してマイクロプログラムメモリ20
の最下位ビツトのアドレス端子A7に与えるデー
タセレクタ23によつて構成されている。
マイクロプログラムメモリ20は、例えば8ビ
ツト256ワードの読出専用メモリを2個用い、1
つのアドレス毎に、16ビツトのマイクロ制御デー
タを記憶できるようになつている。第2図に示す
ように、この16ビツトのマイクロ制御データの各
ビツトは、データセレクタ23へ供給される信号
選択データ、フリツプフロツプATF,OTFのセ
ツト、リセツト用信号ONAF,OFAF,ONOF,
OFOFというように、発生する制御信号が定めら
れており、読出されたマイクロ制御データの内、
信号状態が“1”であるビツトに対応した信号の
みが出力される。なお、マイクロプログラムメモ
リ20の出力に接続されたパイプラインレジスタ
25は、新しいマイクロ制御データが読出される
までの間、前に読出された制御信号を記憶してお
くものである。
ツト256ワードの読出専用メモリを2個用い、1
つのアドレス毎に、16ビツトのマイクロ制御デー
タを記憶できるようになつている。第2図に示す
ように、この16ビツトのマイクロ制御データの各
ビツトは、データセレクタ23へ供給される信号
選択データ、フリツプフロツプATF,OTFのセ
ツト、リセツト用信号ONAF,OFAF,ONOF,
OFOFというように、発生する制御信号が定めら
れており、読出されたマイクロ制御データの内、
信号状態が“1”であるビツトに対応した信号の
みが出力される。なお、マイクロプログラムメモ
リ20の出力に接続されたパイプラインレジスタ
25は、新しいマイクロ制御データが読出される
までの間、前に読出された制御信号を記憶してお
くものである。
マイクロプログラムメモリ20は第3図a,b
に示すように、16ワードの記憶番地を含む記憶エ
リアが、シーケンスプログラムの命令の種類に応
じて複数設けられ、それぞれの記憶エリアには後
述するようにシーケンスプログラムを読出すため
のマイクロ制御データと、対応する命令語を実行
するためのマイクロ制御データとが記憶されてい
る。そして、シーケンスプログラムメモリ10か
らシーケンスプログラムが読出されると読出され
たシーケンスプログラムの命令語の種類に応じて
マイクロ制御データを読出す記憶エリアが選択さ
れる。
に示すように、16ワードの記憶番地を含む記憶エ
リアが、シーケンスプログラムの命令の種類に応
じて複数設けられ、それぞれの記憶エリアには後
述するようにシーケンスプログラムを読出すため
のマイクロ制御データと、対応する命令語を実行
するためのマイクロ制御データとが記憶されてい
る。そして、シーケンスプログラムメモリ10か
らシーケンスプログラムが読出されると読出され
たシーケンスプログラムの命令語の種類に応じて
マイクロ制御データを読出す記憶エリアが選択さ
れる。
すなわち、演算処理回路13に与えられる4ビ
ツトのオペコード部データは、8ビツトのアドレ
スデータの内、上位4ビツトのアドレスデータA
0〜A3としてマイクロプログラムメモリ20に
与えられ、カウンタ21の計数値はA4からA6
までのアドレスデータとしてマイクロプログラム
メモリ20に与えられ、データセレクタ23から
の出力信号が最下位のアドレスデータA7として
マイクロプログラムメモリ20に与えられるよう
になつているため、オペコード部のデータによつ
て16の記憶エリアの内の1つが選択されることに
なる。そして、このオペコードのデータによつて
選択された記憶エリアに含まれる16の記憶番地が
2つの記憶番地を単位としてカウンタ21によつ
て順番に指定され、さらに、データセレクタ23
から出力される信号の状態によつて2つの記憶番
地の一方が選択される。本実施例では、データセ
レクタ23によつて選ばれた信号が“0”の状態
にあれば、カウンタ21によつて選択された一対
の記憶番地の内、偶数番地に記憶されたマイクロ
制御データが読出され、“1”の状態にあれば、
選択された記憶番地の内、寄数番地に記憶された
マイクロ制御データが読出されるようになつてい
る。
ツトのオペコード部データは、8ビツトのアドレ
スデータの内、上位4ビツトのアドレスデータA
0〜A3としてマイクロプログラムメモリ20に
与えられ、カウンタ21の計数値はA4からA6
までのアドレスデータとしてマイクロプログラム
メモリ20に与えられ、データセレクタ23から
の出力信号が最下位のアドレスデータA7として
マイクロプログラムメモリ20に与えられるよう
になつているため、オペコード部のデータによつ
て16の記憶エリアの内の1つが選択されることに
なる。そして、このオペコードのデータによつて
選択された記憶エリアに含まれる16の記憶番地が
2つの記憶番地を単位としてカウンタ21によつ
て順番に指定され、さらに、データセレクタ23
から出力される信号の状態によつて2つの記憶番
地の一方が選択される。本実施例では、データセ
レクタ23によつて選ばれた信号が“0”の状態
にあれば、カウンタ21によつて選択された一対
の記憶番地の内、偶数番地に記憶されたマイクロ
制御データが読出され、“1”の状態にあれば、
選択された記憶番地の内、寄数番地に記憶された
マイクロ制御データが読出されるようになつてい
る。
次に各命令語に対応する記憶エリアに記憶され
るマイクロ制御データと、これに基づく演算処理
回路13の動作について説明する。
るマイクロ制御データと、これに基づく演算処理
回路13の動作について説明する。
第4図aからbに示すように各命令語に対応す
る記憶エリアDA1〜DA7のそれぞれの3番目
の番地An+2番地には、レジスタ12にデータ
のラツチを指令する信号ISRを送出するマイクロ
制御データがプログラムされており、これがシー
ケンスプログラムの読出しを実行する作用をな
す。
る記憶エリアDA1〜DA7のそれぞれの3番目
の番地An+2番地には、レジスタ12にデータ
のラツチを指令する信号ISRを送出するマイクロ
制御データがプログラムされており、これがシー
ケンスプログラムの読出しを実行する作用をな
す。
運転の開始時においてはパイプラインレジスタ
25が零リセツトされ、また、各命令語の実行後
においては、パイプラインレジスタ25内の信号
選択データはオール零の状態にあるため、データ
セレクタ23は零番の入力端子に供給されている
“0”の信号を最下位ビツトのアドレスデータと
してマイクロプログラムメモリ20に与える。し
たがつて、カウンタ21が後述するように運転開
始時および命令語の実行後において零リセツトさ
れると、各記憶エリアDA1〜DA7のAn+2番
地が順次アドレス指定されAn+2番地に記憶さ
れた前記のマイクロ制御データが歩進クロツクに
同期して読出され、プログラムカウンタ11によ
つて指定された番地に記憶されたシーケンスプロ
グラムデータがレジスタ12にラツチされる。こ
のようにして、シーケンスプログラムデータがレ
ジスタ12に記憶されると、読出されたシーケン
スプログラムのオペコードが上位アドレスデータ
としてマイクロプログラムメモリ20に与えられ
るため、読出されたシーケンスプログラムの種類
に応じたマイクロ制御データの読出しが継続さ
れ、シーケンスプログラムに応じた処理が行なわ
れる。
25が零リセツトされ、また、各命令語の実行後
においては、パイプラインレジスタ25内の信号
選択データはオール零の状態にあるため、データ
セレクタ23は零番の入力端子に供給されている
“0”の信号を最下位ビツトのアドレスデータと
してマイクロプログラムメモリ20に与える。し
たがつて、カウンタ21が後述するように運転開
始時および命令語の実行後において零リセツトさ
れると、各記憶エリアDA1〜DA7のAn+2番
地が順次アドレス指定されAn+2番地に記憶さ
れた前記のマイクロ制御データが歩進クロツクに
同期して読出され、プログラムカウンタ11によ
つて指定された番地に記憶されたシーケンスプロ
グラムデータがレジスタ12にラツチされる。こ
のようにして、シーケンスプログラムデータがレ
ジスタ12に記憶されると、読出されたシーケン
スプログラムのオペコードが上位アドレスデータ
としてマイクロプログラムメモリ20に与えられ
るため、読出されたシーケンスプログラムの種類
に応じたマイクロ制御データの読出しが継続さ
れ、シーケンスプログラムに応じた処理が行なわ
れる。
すなわち、運転開始時においてはレジスタ12
が初期リセツトされ、マイクロプログラムメモリ
20にオール零のデータが上位アドレスデータと
して与えられるため、第3図aおよび第4図aに
示されるようにマイクロプログラムメモリ20の
最初の記憶エリアDA1のA1+2番地に記憶され
ているマイクロ制御データによつてシーケンスプ
ログラムの読出しが行なわれ、この後に、読出し
たシーケンスプログラムの命令語に応じた記憶エ
リアに分岐して読出したシーケンスプログラムに
応じたマイクロ制御データの読出しを行う。そし
て、そのシーケンスプログラムに応じたマイクロ
制御データの読出しが完了すると、マイクロ制御
データによりカウンタ21が零リセツトされるた
め、第3図bに示すように同じ記憶エリアの先頭
番地に読出アドレスが移行して次のシーケンスプ
ログラムの読出しが行われ、この後、読出したシ
ーケンスプログラムの命令語に応じて分岐し、命
令語に応じた処理が行われることになる。
が初期リセツトされ、マイクロプログラムメモリ
20にオール零のデータが上位アドレスデータと
して与えられるため、第3図aおよび第4図aに
示されるようにマイクロプログラムメモリ20の
最初の記憶エリアDA1のA1+2番地に記憶され
ているマイクロ制御データによつてシーケンスプ
ログラムの読出しが行なわれ、この後に、読出し
たシーケンスプログラムの命令語に応じた記憶エ
リアに分岐して読出したシーケンスプログラムに
応じたマイクロ制御データの読出しを行う。そし
て、そのシーケンスプログラムに応じたマイクロ
制御データの読出しが完了すると、マイクロ制御
データによりカウンタ21が零リセツトされるた
め、第3図bに示すように同じ記憶エリアの先頭
番地に読出アドレスが移行して次のシーケンスプ
ログラムの読出しが行われ、この後、読出したシ
ーケンスプログラムの命令語に応じて分岐し、命
令語に応じた処理が行われることになる。
次に、2,3の命令語を例にして、各命令語を
実行するマイクロ制御データと、これに基づく演
算処理回路13の動作について説明する。
実行するマイクロ制御データと、これに基づく演
算処理回路13の動作について説明する。
(1) テスト命令TNA
この命令語は、オペランド部のデータによつて
選択された入出力要素のオンオフ信号IOBを取込
んでアンドテストフラツグATFの状態との間で
アンド演算を行ない、この論理演算の結果を再び
アンドテストフラツグATFに書込む命令で、出
力命令の実行後においてこのアンドテストフラツ
グATFは条件満足を表わす“1”の状態にセツ
トされ、テスト結果が条件不満足である場合に
“0”の状態にリセツトされる。
選択された入出力要素のオンオフ信号IOBを取込
んでアンドテストフラツグATFの状態との間で
アンド演算を行ない、この論理演算の結果を再び
アンドテストフラツグATFに書込む命令で、出
力命令の実行後においてこのアンドテストフラツ
グATFは条件満足を表わす“1”の状態にセツ
トされ、テスト結果が条件不満足である場合に
“0”の状態にリセツトされる。
シーケンスプログラムのオペコードに応じて分
岐した時点では、データセレクタ23は“0”の
信号を出力しており、またカウンタ21の計数値
は2となつているため、テスト命令TNAに応じ
たエリアに移行した場合には、最初にA1+4番
地に記憶されているマイクロ制御データが読出さ
れる。記憶エリアDA1のA1+4番地にはデータ
セレクタ23に対し、オンオフ信号IOBの選択を
指令するデータを供給するマイクロ制御データが
プログラムされているため、これにより、オンオ
フ信号IOBが最下位ビツトのアドレスデータA7
としてマイクロプログラムメモリ20に供給さ
れ、オンオフ信号が“0”すなわち、選択された
入出力要素がオン状態でない場合であれば、歩進
クロツクによりカウンタ21の計数値が3になつ
た時点で6番地のマイクロ制御データが読出さ
れ、オンオフ信号が“1”、すなわち、選択され
た入出力要素がオン状態である場合であれば、こ
の時点で7番地のマイクロ制御データが読出され
る。
岐した時点では、データセレクタ23は“0”の
信号を出力しており、またカウンタ21の計数値
は2となつているため、テスト命令TNAに応じ
たエリアに移行した場合には、最初にA1+4番
地に記憶されているマイクロ制御データが読出さ
れる。記憶エリアDA1のA1+4番地にはデータ
セレクタ23に対し、オンオフ信号IOBの選択を
指令するデータを供給するマイクロ制御データが
プログラムされているため、これにより、オンオ
フ信号IOBが最下位ビツトのアドレスデータA7
としてマイクロプログラムメモリ20に供給さ
れ、オンオフ信号が“0”すなわち、選択された
入出力要素がオン状態でない場合であれば、歩進
クロツクによりカウンタ21の計数値が3になつ
た時点で6番地のマイクロ制御データが読出さ
れ、オンオフ信号が“1”、すなわち、選択され
た入出力要素がオン状態である場合であれば、こ
の時点で7番地のマイクロ制御データが読出され
る。
A1+6番地には、アンドテストフラツグATF
をリセツトする信号OFAFと、プログラムカウン
タ11を歩進させる信号PC+1とを発生するマ
イクロ制御データがプログラムされているため、
選択された入出力要素がテスト条件を満足してお
らず、A1+6番地へ移行した場合には、アンド
テストフラツグATFがリセツトされてテスト条
件が不満足であつたことが記憶されるとともに、
プログラムカウンタ11が歩進されるが、A1+
7番地にはプログラムカウンタ歩進信号PC+1
のみを発生するマイクロ制御データがプログラム
されているため、選択された入出力要素がテスト
条件を満足していてA1+7番地へ移行した場合
にはプログラムカウンタ11の歩進のみが行わ
れ、アンドテストフラツグATFはセツト状態を
維持する。そして、この後、次のクロツクでカウ
ンタ21が歩進すると、データセレクタ23に信
号選択データが与えられなくなるため、マイクロ
プログラムメモリ20には“0”の信号が最下位
ビツトのアドレスデータとして与えられ、いずれ
の場合もA1+8番地へ移行してカウンタ21が
クリアされる。
をリセツトする信号OFAFと、プログラムカウン
タ11を歩進させる信号PC+1とを発生するマ
イクロ制御データがプログラムされているため、
選択された入出力要素がテスト条件を満足してお
らず、A1+6番地へ移行した場合には、アンド
テストフラツグATFがリセツトされてテスト条
件が不満足であつたことが記憶されるとともに、
プログラムカウンタ11が歩進されるが、A1+
7番地にはプログラムカウンタ歩進信号PC+1
のみを発生するマイクロ制御データがプログラム
されているため、選択された入出力要素がテスト
条件を満足していてA1+7番地へ移行した場合
にはプログラムカウンタ11の歩進のみが行わ
れ、アンドテストフラツグATFはセツト状態を
維持する。そして、この後、次のクロツクでカウ
ンタ21が歩進すると、データセレクタ23に信
号選択データが与えられなくなるため、マイクロ
プログラムメモリ20には“0”の信号が最下位
ビツトのアドレスデータとして与えられ、いずれ
の場合もA1+8番地へ移行してカウンタ21が
クリアされる。
(2) テスト命令TNO,TNE
テスト命令TNO,TNEは選択された入出力要
素のオンオフ信号とオアテストフラツグOTFの
状態との間でオア演算を行ない、演算結果をオア
テストフラツグOTFに再び記憶させるもので、
TNEの場合にはオア回路の終りを示す命令であ
るため、この処理の後でオアテストフラツグ
OTFの出力とアンドテストフラツグATFの状態
との間でアンド演算を行つてその結果をアンドテ
ストフラツグATFにセツトする。なお、オアテ
ストフラツグOTFは出力命令の実行後において
条件不満足を表わす“0”の状態にリセツトされ
る。
素のオンオフ信号とオアテストフラツグOTFの
状態との間でオア演算を行ない、演算結果をオア
テストフラツグOTFに再び記憶させるもので、
TNEの場合にはオア回路の終りを示す命令であ
るため、この処理の後でオアテストフラツグ
OTFの出力とアンドテストフラツグATFの状態
との間でアンド演算を行つてその結果をアンドテ
ストフラツグATFにセツトする。なお、オアテ
ストフラツグOTFは出力命令の実行後において
条件不満足を表わす“0”の状態にリセツトされ
る。
テスト命令TNOに対応する記憶エリアDA2
の内容はアンドテスト命令TNAに対応する記憶
エリアDA1の記憶内容とほぼ同じで、異なる点
は、A2+6番地にプログラムカウンタ11の歩
進を指令する信号PC+1のみを送出するマイク
ロ制御データが記憶され、A2+7番地に、オア
テストフラツグOTFをセツトする信号ONOFと、
プログラムカウンタ11歩進用の信号PC+1と
発生するマイクロ制御データが記憶されている点
である。したがつて、選択された入出力要素がオ
フ状態にあつてA2+4番地からA2+6番地へ移
行した場合には、オアテストフラツグOTFはセ
ツトされずにプログラムカウンタ11の歩進のみ
が行なわれ、選択された入出力要素がオン状態に
あつてA2+4番地からA2+7番地に移行した場
合には、オアテストフラツグOTFのセツトとプ
ログラムカウンタ11の歩進とが行なわれる。
の内容はアンドテスト命令TNAに対応する記憶
エリアDA1の記憶内容とほぼ同じで、異なる点
は、A2+6番地にプログラムカウンタ11の歩
進を指令する信号PC+1のみを送出するマイク
ロ制御データが記憶され、A2+7番地に、オア
テストフラツグOTFをセツトする信号ONOFと、
プログラムカウンタ11歩進用の信号PC+1と
発生するマイクロ制御データが記憶されている点
である。したがつて、選択された入出力要素がオ
フ状態にあつてA2+4番地からA2+6番地へ移
行した場合には、オアテストフラツグOTFはセ
ツトされずにプログラムカウンタ11の歩進のみ
が行なわれ、選択された入出力要素がオン状態に
あつてA2+4番地からA2+7番地に移行した場
合には、オアテストフラツグOTFのセツトとプ
ログラムカウンタ11の歩進とが行なわれる。
また、テスト命令TNEに対応する記憶エリア
DA3のA3+6番地には、データセレクタ23に
対し、オアテストフラツグOTFからの信号の選
択を指令するデータがプログラムされ、A3+7
番地には、オアフラツグOTFをリセツトする信
号OFOFと、プログラムカウンタ歩進信号PC+
1と、カウンタ21をクリアする信号CLEARと
を発生するマイクロ制御データがプログラムさ
れ、A3+8番地には、アンドテストフラツグ
ATFをリセツトする信号OFAFと歩進信号PC+
1とを発生するマイクロ制御データがプログラム
されている。さらに、A3+9番地には、オアテ
ストフラツグOTFをリセツトする信号OFOFと、
歩進信号P+1とを発生するマイクロ制御データ
がプログラムメモリされ、A3+10番地には、カ
ウンタ21のクリア信号CLEARを送出するマイ
クロ制御データがプログラムされている。
DA3のA3+6番地には、データセレクタ23に
対し、オアテストフラツグOTFからの信号の選
択を指令するデータがプログラムされ、A3+7
番地には、オアフラツグOTFをリセツトする信
号OFOFと、プログラムカウンタ歩進信号PC+
1と、カウンタ21をクリアする信号CLEARと
を発生するマイクロ制御データがプログラムさ
れ、A3+8番地には、アンドテストフラツグ
ATFをリセツトする信号OFAFと歩進信号PC+
1とを発生するマイクロ制御データがプログラム
されている。さらに、A3+9番地には、オアテ
ストフラツグOTFをリセツトする信号OFOFと、
歩進信号P+1とを発生するマイクロ制御データ
がプログラムメモリされ、A3+10番地には、カ
ウンタ21のクリア信号CLEARを送出するマイ
クロ制御データがプログラムされている。
したがつて、選択されて入出力要素がオフで
A3+4番地からA3+6番地へ移行した場合に
は、オアテストフラツグOTFからの信号を選択
するデータをデータセレクタ23に供給し、選択
された入出力要素がオンでA3+4番地からA3+
7番地へ移行した場合には、オアテストフラツグ
OTFのリセツト、プログラムカウンタ11の歩
進、カウンタ21のクリアが行われる。すなわ
ち、選択された入出力要素がオンである場合に
は、オアテストフラツグOTFの状態を見るまで
もなく、オア回路全体として条件満足であるた
め、アンドテストフラツグATFをセツト状態と
したままでカウンタ21をクリアして次のシーケ
ンスプログラムに移行し、選択された入出力要素
がオフである場合にオアテストフラツグOTFの
状態に応じた処理を行う。
A3+4番地からA3+6番地へ移行した場合に
は、オアテストフラツグOTFからの信号を選択
するデータをデータセレクタ23に供給し、選択
された入出力要素がオンでA3+4番地からA3+
7番地へ移行した場合には、オアテストフラツグ
OTFのリセツト、プログラムカウンタ11の歩
進、カウンタ21のクリアが行われる。すなわ
ち、選択された入出力要素がオンである場合に
は、オアテストフラツグOTFの状態を見るまで
もなく、オア回路全体として条件満足であるた
め、アンドテストフラツグATFをセツト状態と
したままでカウンタ21をクリアして次のシーケ
ンスプログラムに移行し、選択された入出力要素
がオフである場合にオアテストフラツグOTFの
状態に応じた処理を行う。
A3+6番地のマイクロ制御データによつて、
オアテストフラツグOTFの出力が選ばれること
になり、次の歩進クロツクによつてカウンタ21
が歩進すると、オアテストフラツグOTFの出力
の信号状態に応じてA3+8番地のマイクロ制御
データを読出すのか、A3+9番地のマイクロ制
御データを読出すのかを決定する。すなわち、オ
アテストフラツグOTFがリセツト状態にある場
合にはA3+6番地からA3+8番地へ移行し、オ
ア回路が条件不満足であることを記憶させるため
にアンドテストフラツグATFをリセツトすると
ともに、プログラムカウンタ11の歩進が行なわ
れ、オアテストフラツグOTFがセツト状態にあ
る場合にはA3+6番地からA3+9番地へ移行
し、オアテストフラツグOTFのリセツトと、プ
ログラムカウンタ12の歩進とを行う。そして、
この後、歩進クロツクによつてカウンタ21が更
に歩進されると、A3+10番地のマイクロ制御デ
ータが読出され、カウンタ21がクリアされる。
オアテストフラツグOTFの出力が選ばれること
になり、次の歩進クロツクによつてカウンタ21
が歩進すると、オアテストフラツグOTFの出力
の信号状態に応じてA3+8番地のマイクロ制御
データを読出すのか、A3+9番地のマイクロ制
御データを読出すのかを決定する。すなわち、オ
アテストフラツグOTFがリセツト状態にある場
合にはA3+6番地からA3+8番地へ移行し、オ
ア回路が条件不満足であることを記憶させるため
にアンドテストフラツグATFをリセツトすると
ともに、プログラムカウンタ11の歩進が行なわ
れ、オアテストフラツグOTFがセツト状態にあ
る場合にはA3+6番地からA3+9番地へ移行
し、オアテストフラツグOTFのリセツトと、プ
ログラムカウンタ12の歩進とを行う。そして、
この後、歩進クロツクによつてカウンタ21が更
に歩進されると、A3+10番地のマイクロ制御デ
ータが読出され、カウンタ21がクリアされる。
(3) 出力命令YON
出力命令YONに対応する記憶エリアDA7の
A7+4番地には、データセレクタ23に対して、
アンドテストフラツグATFの出力の選択を指令
するデータがプログラムされており、アンドテス
トフラツグATFがリセツト状態、すなわち、テ
スト条件不満足の状態にある場合にはA7+4番
地からA7+6番地へ移行し、アンドテストフラ
ツグATFがセツト状態、すなわちテスト条件満
足の状態にある場合にはA7+4番地からA7+7
番地へ移行する。A7+6番地には、選択された
出力要素を付勢する信号SONと、テストフラツ
グATF,OTFをそれぞれリセツトする信号
OFAF,OFOFとを送出するマイクロ制御データ
がプログラムされており、A7+7番地には、選
択された出力要素を無勢する信号SOFと、テス
トフラツグATF,OTFをそれぞれリセツトする
信号OFAF,OFOFとを送出するマイクロ制御デ
ータがプログラムされている。したがつて、テス
ト条件が満足されていてアンドテストフラツグ
ATFがセツト状態にある場合にはA7+7番地か
らA7+6番地へ移行して選択された出力要素を
付勢し、テスト条件が不満足でアンドテストフラ
ツグATFがリセツト状態にある場合にはA7+4
番地からA7+7番地へ移行して選択された出力
要素無勢することになる。そして、この後、いず
れの場合もA7+8番地へ移行し、プログラムカ
ウンタ11の歩進と、カウンタ21のクリアが行
なわれる。
A7+4番地には、データセレクタ23に対して、
アンドテストフラツグATFの出力の選択を指令
するデータがプログラムされており、アンドテス
トフラツグATFがリセツト状態、すなわち、テ
スト条件不満足の状態にある場合にはA7+4番
地からA7+6番地へ移行し、アンドテストフラ
ツグATFがセツト状態、すなわちテスト条件満
足の状態にある場合にはA7+4番地からA7+7
番地へ移行する。A7+6番地には、選択された
出力要素を付勢する信号SONと、テストフラツ
グATF,OTFをそれぞれリセツトする信号
OFAF,OFOFとを送出するマイクロ制御データ
がプログラムされており、A7+7番地には、選
択された出力要素を無勢する信号SOFと、テス
トフラツグATF,OTFをそれぞれリセツトする
信号OFAF,OFOFとを送出するマイクロ制御デ
ータがプログラムされている。したがつて、テス
ト条件が満足されていてアンドテストフラツグ
ATFがセツト状態にある場合にはA7+7番地か
らA7+6番地へ移行して選択された出力要素を
付勢し、テスト条件が不満足でアンドテストフラ
ツグATFがリセツト状態にある場合にはA7+4
番地からA7+7番地へ移行して選択された出力
要素無勢することになる。そして、この後、いず
れの場合もA7+8番地へ移行し、プログラムカ
ウンタ11の歩進と、カウンタ21のクリアが行
なわれる。
今第5図に示すリレー回路に相当するシーケン
ス制御を行なう場合、シーケンスプログラムメモ
リ10内に第6図に示すようなプログラムを例え
ば10番地から13番地までに記憶させた後で、シー
ケンスコントローラの運転を開始する。
ス制御を行なう場合、シーケンスプログラムメモ
リ10内に第6図に示すようなプログラムを例え
ば10番地から13番地までに記憶させた後で、シー
ケンスコントローラの運転を開始する。
前述したように、シーケンスコントローラの運
転が開始されると、マイクロプログラムメモリ2
0の記憶エリアDA1〜DA7のそれぞれに記憶
されたマイクロ制御データの作用により、シーケ
ンスプログラムメモリ20に記憶されたシーケン
スプログラムが順番に読出される。そして、シー
ケンスプログラムメモリ10の10番地に記憶され
ているシーケンスプログラムTNO100が読出
されると、マイクロプログラムメモリ20の記憶
エリアDA2が選ばれ、この記憶エリアDA2の
A2+4番地以降に記憶されているマイクロ制御
データが順次読出される。これにより、シーケン
スプログラムによつて選択された入出力要素がオ
ンである場合のみにオアテストフラツグOTFが
セツトされ、選択された入出力要素がオフである
場合にはオアテストフラツグOTFはリセツト状
態が維持される。
転が開始されると、マイクロプログラムメモリ2
0の記憶エリアDA1〜DA7のそれぞれに記憶
されたマイクロ制御データの作用により、シーケ
ンスプログラムメモリ20に記憶されたシーケン
スプログラムが順番に読出される。そして、シー
ケンスプログラムメモリ10の10番地に記憶され
ているシーケンスプログラムTNO100が読出
されると、マイクロプログラムメモリ20の記憶
エリアDA2が選ばれ、この記憶エリアDA2の
A2+4番地以降に記憶されているマイクロ制御
データが順次読出される。これにより、シーケン
スプログラムによつて選択された入出力要素がオ
ンである場合のみにオアテストフラツグOTFが
セツトされ、選択された入出力要素がオフである
場合にはオアテストフラツグOTFはリセツト状
態が維持される。
この処理が完了すると、記憶エリアDA2のA2
+2番地のマイクロ制御データにより、シーケン
スプログラムメモリ10の11番地に記憶されてい
るシーケンスプログラムTNE101が読出され、
記憶エリアDA3のA3+4番地以降に記憶されて
いるマイクロ制御データによりTNE命令が実行
される。すなわち、この場合には、オアテストフ
ラツグOTFもしくはシーケンスプログラムによ
つて選択された入出力要素のいずれかがオンであ
れば、オア回路全体として条件満足であるとし
て、アンドテストフラツグATFをセツト状態に
維持し、そうでなければ条件不満足であるとして
アンドテストフラツグATFをリセツトする。
+2番地のマイクロ制御データにより、シーケン
スプログラムメモリ10の11番地に記憶されてい
るシーケンスプログラムTNE101が読出され、
記憶エリアDA3のA3+4番地以降に記憶されて
いるマイクロ制御データによりTNE命令が実行
される。すなわち、この場合には、オアテストフ
ラツグOTFもしくはシーケンスプログラムによ
つて選択された入出力要素のいずれかがオンであ
れば、オア回路全体として条件満足であるとし
て、アンドテストフラツグATFをセツト状態に
維持し、そうでなければ条件不満足であるとして
アンドテストフラツグATFをリセツトする。
さらにこれに続いてプログラムされている
TNA102が読出されると、記憶エリアDA1
に記憶されているマイクロ制御データにより、シ
ーケンスプログラムによつて選択された入出力要
素がオフである場合のみにアンドテストフラツグ
ATFをリセツトし、テストプログラムの実行を
完了する。
TNA102が読出されると、記憶エリアDA1
に記憶されているマイクロ制御データにより、シ
ーケンスプログラムによつて選択された入出力要
素がオフである場合のみにアンドテストフラツグ
ATFをリセツトし、テストプログラムの実行を
完了する。
そして、シーケンスプログラムメモリ10の13
番地にプログラムされている出力命令プログラム
YON200が読出されると、記憶エリアDA7
に記憶されているマイクロ制御データにより、ア
ンドテストフラツグATFがオン状態にあればテ
スト条件を全て満たしているものとして入出力回
路15に付勢信号SONを出力し、アンドテスト
フラツグATFがオフ状態にあれば、テスト条件
を満たしていないものとして入出力回路15に無
勢信号SOFを出力する。これにより、シーケン
スプログラムによつて選択された入出力要素が、
テスト結果に応じて付勢もしくは無勢される。
番地にプログラムされている出力命令プログラム
YON200が読出されると、記憶エリアDA7
に記憶されているマイクロ制御データにより、ア
ンドテストフラツグATFがオン状態にあればテ
スト条件を全て満たしているものとして入出力回
路15に付勢信号SONを出力し、アンドテスト
フラツグATFがオフ状態にあれば、テスト条件
を満たしていないものとして入出力回路15に無
勢信号SOFを出力する。これにより、シーケン
スプログラムによつて選択された入出力要素が、
テスト結果に応じて付勢もしくは無勢される。
なお、上記実施例においては、マイクロプログ
ラムメモリに読出アドレスを供給するアドレスデ
ータ発生手段をカウンタによつて構成していた
が、アドレスデータ発生手段を一定周期でラツチ
動作を繰返すレジスタとし、次に読出すべきマイ
クロ制御データの記憶番地をマイクロ制御データ
にプログラムしておいて、これをレジスタにセツ
トすることによつて読出アドレスを順次変更する
ようにしてもよい。
ラムメモリに読出アドレスを供給するアドレスデ
ータ発生手段をカウンタによつて構成していた
が、アドレスデータ発生手段を一定周期でラツチ
動作を繰返すレジスタとし、次に読出すべきマイ
クロ制御データの記憶番地をマイクロ制御データ
にプログラムしておいて、これをレジスタにセツ
トすることによつて読出アドレスを順次変更する
ようにしてもよい。
また、上記実施例では入出力要素からのオンオ
フ信号を最下位ビツトのアドレスデータとして用
いていたが、例えば入出力要素からのオンオフ信
号をアドレスデータA4のデータとし、A0〜A
3のアドレスデータをカウンタで与えるようにし
てもよい。この場合、マイクロプログラムメモリ
に記憶されるマイクロ制御データは第7図a〜d
に示すようにすればよい。
フ信号を最下位ビツトのアドレスデータとして用
いていたが、例えば入出力要素からのオンオフ信
号をアドレスデータA4のデータとし、A0〜A
3のアドレスデータをカウンタで与えるようにし
てもよい。この場合、マイクロプログラムメモリ
に記憶されるマイクロ制御データは第7図a〜d
に示すようにすればよい。
さらに、上記実施例は、シーケンスプログラム
メモリ10から読出されたシーケンスプログラム
の種類と、シーケンスプログラムによつて選択さ
れた入出力要素のオンオフ状態とに応じてテスト
フラツグの状態を変化させることによつて、選択
された入出力要素のオンオフ状態とテストフラツ
グのオンオフ状態との間の論理演算を間接的に行
なうようにしていたが、テストフラツグの状態を
直接的に検出して入出力要素のオンオフ状態との
間で論理演算を行なうこともできる。
メモリ10から読出されたシーケンスプログラム
の種類と、シーケンスプログラムによつて選択さ
れた入出力要素のオンオフ状態とに応じてテスト
フラツグの状態を変化させることによつて、選択
された入出力要素のオンオフ状態とテストフラツ
グのオンオフ状態との間の論理演算を間接的に行
なうようにしていたが、テストフラツグの状態を
直接的に検出して入出力要素のオンオフ状態との
間で論理演算を行なうこともできる。
この場合には、第8図に示すうに、テストフラ
ツグATF,OTFの出力と零信号の内1つを選択
するデータセレクタ23′と、入出力回路15か
ら出力される入出力要素のオンオフ信号IOB零信
号の内の一方とを選択するデータセレクタ24と
を設けるとともに、マイクロプログラムメモリ2
0を512ワードの記憶容量を有するものにし、デ
ータセレクタ24からの出力信号を最下位ビツト
のアドレスデータA8としてマイクロプログラム
メモリ20に供給し、データセレクタ23′から
の出力信号を最下位ビツトよりも1ビツト上位の
アドレスデータA7としてマイクロプログラムメ
モリ20に供給する。そして、マイクロプログラ
ムメモリ20内の記憶エリアDA1〜DA7には
第9図a〜dに示すマイクロ制御データを記憶さ
せる。
ツグATF,OTFの出力と零信号の内1つを選択
するデータセレクタ23′と、入出力回路15か
ら出力される入出力要素のオンオフ信号IOB零信
号の内の一方とを選択するデータセレクタ24と
を設けるとともに、マイクロプログラムメモリ2
0を512ワードの記憶容量を有するものにし、デ
ータセレクタ24からの出力信号を最下位ビツト
のアドレスデータA8としてマイクロプログラム
メモリ20に供給し、データセレクタ23′から
の出力信号を最下位ビツトよりも1ビツト上位の
アドレスデータA7としてマイクロプログラムメ
モリ20に供給する。そして、マイクロプログラ
ムメモリ20内の記憶エリアDA1〜DA7には
第9図a〜dに示すマイクロ制御データを記憶さ
せる。
この場合には、カウンタ21の出力が最下位ビ
ツトに対して2ビツト上位のアドレス端子よりも
上位ビツト側に供給されているため、シーケンス
プログラムの読出し時には、カウンタ21の歩進
に従つてマイクロ制御データの読出しアドレスが
4番地ずつ増加して行き、An+8番地にプログ
ラムされているマイクロ制御データによつて命令
語に応じたテストフラツグからの信号が下位2ビ
ツト目のアドレスデータA7としてマイクロプロ
グラムメモリ20に供給され、入出力回路15か
らのオンオフ信号IOBが最下位ビツトのアドレス
データA8としてマイクロプログラムメモリ20
に供給される。
ツトに対して2ビツト上位のアドレス端子よりも
上位ビツト側に供給されているため、シーケンス
プログラムの読出し時には、カウンタ21の歩進
に従つてマイクロ制御データの読出しアドレスが
4番地ずつ増加して行き、An+8番地にプログ
ラムされているマイクロ制御データによつて命令
語に応じたテストフラツグからの信号が下位2ビ
ツト目のアドレスデータA7としてマイクロプロ
グラムメモリ20に供給され、入出力回路15か
らのオンオフ信号IOBが最下位ビツトのアドレス
データA8としてマイクロプログラムメモリ20
に供給される。
これにより、テストフラツグの状態と、シーケ
ンスプログラムによつて選択された入出力要素の
オンオフ状態との両方の状態に応じて、次にマイ
クロ制御データを読出す読出アドレスがAn+12
〜An+15番地の間で変化し、テストフラツグの
状態と入出力要素の状態の組合せでテストフラツ
グの状態が変化されて命令語の種類に応じたビツ
ト演算が行なわれる。
ンスプログラムによつて選択された入出力要素の
オンオフ状態との両方の状態に応じて、次にマイ
クロ制御データを読出す読出アドレスがAn+12
〜An+15番地の間で変化し、テストフラツグの
状態と入出力要素の状態の組合せでテストフラツ
グの状態が変化されて命令語の種類に応じたビツ
ト演算が行なわれる。
なお、このものにおいても、カウンタ21に替
えて、一定周期でラツチ動作を繰返すレジスタを
設けてもよい。
えて、一定周期でラツチ動作を繰返すレジスタを
設けてもよい。
以上述べたように本発明においては、シーケン
スプログラムによつて選択された入出力要素から
のオンオフ信号をアドレスデータの一部としてマ
イクロプログラムメモリに与えるようにし、所定
数のマイクロ制御データを読出すのに必要な残り
のアドレスデータを、順次変化するデータを出力
するカウンタもしくはレジスタにて構成されるア
ドレス発生手段の出力によつて得るようにしたか
ら、マイクロプログラムメモリの読出アドレスを
指定する手段としてカウンタもしくはレジスタだ
けを設けるだけで、入出力要素のオンオフ状態に
応じて異つたマイクロ制御データを読出すことが
でき、入出力要素のオンオフに応じてテストフラ
ツグの状態を変更してシーケンス制御に必要な1
ビツト演算を行なわせることができる。
スプログラムによつて選択された入出力要素から
のオンオフ信号をアドレスデータの一部としてマ
イクロプログラムメモリに与えるようにし、所定
数のマイクロ制御データを読出すのに必要な残り
のアドレスデータを、順次変化するデータを出力
するカウンタもしくはレジスタにて構成されるア
ドレス発生手段の出力によつて得るようにしたか
ら、マイクロプログラムメモリの読出アドレスを
指定する手段としてカウンタもしくはレジスタだ
けを設けるだけで、入出力要素のオンオフ状態に
応じて異つたマイクロ制御データを読出すことが
でき、入出力要素のオンオフに応じてテストフラ
ツグの状態を変更してシーケンス制御に必要な1
ビツト演算を行なわせることができる。
したがつて、本発明のシーケンスコントローラ
においては、演算処理部の構成をきわめて簡単に
でき、また、余分な機能を有する高価な汎用のユ
ニツトを用いる必要がないため、シーケンスコン
トローラを安価に提供できる利点がある。
においては、演算処理部の構成をきわめて簡単に
でき、また、余分な機能を有する高価な汎用のユ
ニツトを用いる必要がないため、シーケンスコン
トローラを安価に提供できる利点がある。
図面は本発明の実施例を示すもので、第1図は
第1実施例を示すシーケンスコントローラの全体
構成を示すブロツク図、第2図は第1図における
マイクロプログラムメモリ20から出力される制
御信号を示す図、第3図a,bはマイクロプログ
ラムメモリ20内に設けられた複数の記憶エリア
を示す図、第4図a〜dは第3図a,bの各記憶
エリアに記憶されているマイクロ制御データを示
す図、第5図はリレー回路の一例を示す図、第6
図は第5図のリレー回路に対応するシーケンスプ
ログラムを示す図、第7図a〜dはマイクロプロ
グラムメモリ20内に記憶されるマイクロ制御デ
ータの変形例を示す図、第8図は本発明の第2実
施例を示すシーケンスコントローラのブロツク
図、第9図a〜dは第8図のマイクロプログラム
メモリ20に記憶されるマイクロ制御データを示
す図である。 10…シーケンスプログラムメモリ、11…プ
ログラムカウンタ、12…レジスタ、13…演算
処理回路、15…入出力回路、20…マイクロプ
ログラムメモリ、21…カウンタ、22…クロツ
ク発生回路、23…データセレクタ、25…パイ
プラインレジスタ、ATF…アンドテストフラツ
グ、OTF…オアテストフラツグ。
第1実施例を示すシーケンスコントローラの全体
構成を示すブロツク図、第2図は第1図における
マイクロプログラムメモリ20から出力される制
御信号を示す図、第3図a,bはマイクロプログ
ラムメモリ20内に設けられた複数の記憶エリア
を示す図、第4図a〜dは第3図a,bの各記憶
エリアに記憶されているマイクロ制御データを示
す図、第5図はリレー回路の一例を示す図、第6
図は第5図のリレー回路に対応するシーケンスプ
ログラムを示す図、第7図a〜dはマイクロプロ
グラムメモリ20内に記憶されるマイクロ制御デ
ータの変形例を示す図、第8図は本発明の第2実
施例を示すシーケンスコントローラのブロツク
図、第9図a〜dは第8図のマイクロプログラム
メモリ20に記憶されるマイクロ制御データを示
す図である。 10…シーケンスプログラムメモリ、11…プ
ログラムカウンタ、12…レジスタ、13…演算
処理回路、15…入出力回路、20…マイクロプ
ログラムメモリ、21…カウンタ、22…クロツ
ク発生回路、23…データセレクタ、25…パイ
プラインレジスタ、ATF…アンドテストフラツ
グ、OTF…オアテストフラツグ。
Claims (1)
- 【特許請求の範囲】 1 シーケンスプログラムメモリから読出される
シーケンスプログラムに応じて入出力要素のオン
オフ状態を判別し、これに応じてテストフラツグ
の状態を操作して論理演算を行なうシーケンスコ
ントローラにおいて、複数種類のシーケンスプロ
グラム命令に対応する複数組のマイクロ制御デー
タを記憶するマイクロプログラムメモリと、この
マイクロプログラムメモリの出力に接続されマイ
クロプログラムメモリから出力されるマイクロ制
御データによつて状態変化されるテストフラツグ
と、前記シーケンスプログラムメモリから読出さ
れたシーケンスプログラム命令に対応するマイク
ロ制御データを順次読出すべく読出しアドレスデ
ータを発生する読出しアドレス発生手段と、この
アドレスデータ発生手段から出力されるアドレス
データにシーケンスプログラムのオペランド部デ
ータによつて選択された入出力要素からのオンオ
フ信号を加えたアドレスデータを前記マイクロプ
ログラムメモリに供給して選択された入出力要素
のオンオフ状態に応じて異なつたアドレスのマイ
クロ制御データの読出しを指令するアドレスデー
タ供給手段とを設け、前記マイクロプログラムメ
モリの入出力要素の状態に応じて選択される一対
のアドレスには前記テストフラツグを異なる状態
にするマイクロ制御データがそれぞれ記憶されて
いることを特徴とするシーケンスコントローラ。 2 前記読出しアドレス発生回路を、一定周期で
歩進されるカウンタによつて構成し、前記マイク
ロプログラムメモリに記憶される複数組のマイク
ロ制御データのそれぞれに前記カウンタを初期化
するマイクロ制御データをプログラムしたことを
特徴とする特許請求の範囲第1項記載のシーケン
スコントローラ。 3 前記読出しアドレス発生回路を一定周期でラ
ツチ動作を繰返えすレジスタによつて構成し、前
記マイクロプログラムメモリに記憶されるマイク
ロ制御データには次に読出すべきアドレスデータ
をプログラムしたことを特徴とする特許請求の範
囲第1項記載のシーケンスコントローラ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56095524A JPS57209503A (en) | 1981-06-19 | 1981-06-19 | Sequence controller |
US06/384,763 US4510580A (en) | 1981-06-19 | 1982-06-03 | Programmable sequence controller |
FR8210729A FR2508193B1 (fr) | 1981-06-19 | 1982-06-18 | Dispositif de commande de sequence programmable |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56095524A JPS57209503A (en) | 1981-06-19 | 1981-06-19 | Sequence controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57209503A JPS57209503A (en) | 1982-12-22 |
JPS6365969B2 true JPS6365969B2 (ja) | 1988-12-19 |
Family
ID=14139942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56095524A Granted JPS57209503A (en) | 1981-06-19 | 1981-06-19 | Sequence controller |
Country Status (3)
Country | Link |
---|---|
US (1) | US4510580A (ja) |
JP (1) | JPS57209503A (ja) |
FR (1) | FR2508193B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830971B2 (ja) * | 1984-03-26 | 1996-03-27 | 株式会社日立製作所 | プログラマブルコントローラ |
US4755967A (en) * | 1986-03-21 | 1988-07-05 | Monolithic Memories, Inc. | Programmable synchronous sequential state machine or sequencer having decision variable input mapping circuit responsive to feedback signals |
DE3855984T2 (de) * | 1987-05-06 | 1998-01-15 | Fujitsu Ten Ltd | Datenübertragungsvorrichtung |
JP3155144B2 (ja) * | 1994-03-25 | 2001-04-09 | ローム株式会社 | データ転送方法及び装置 |
FR2757653B1 (fr) * | 1996-12-20 | 1999-03-12 | Sextant Avionique | Controleur d'entrees-sorties autonome et deporte |
WO2007086214A1 (ja) * | 2006-01-24 | 2007-08-02 | Advantest Corporation | 試験装置および選択装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT995721B (it) * | 1973-10-10 | 1975-11-20 | Honeywell Inf Systems Italia | Apparato per l interpretazione di codici di funzione in calcolatori microprogrammati e per l indirizza mento indipendente di fasi inter pretative ed esecutive di micro programma |
JPS5344633B2 (ja) * | 1974-04-19 | 1978-11-30 | ||
US3944984A (en) * | 1974-04-23 | 1976-03-16 | Modicon Corporation | Computer controller system with a reprogrammable read only memory |
US3967104A (en) * | 1974-11-26 | 1976-06-29 | Texas Instruments Incorporated | Direct and indirect addressing in an electronic digital calculator |
US4153319A (en) * | 1977-12-12 | 1979-05-08 | General Motors Corporation | Locking shield for electrical terminal |
US4298933A (en) * | 1978-07-08 | 1981-11-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Data-processing device including means to suppress the execution of unnecessary instructions |
US4266281A (en) * | 1979-04-02 | 1981-05-05 | Allen-Bradley Company | Microprogrammed programmable controller |
-
1981
- 1981-06-19 JP JP56095524A patent/JPS57209503A/ja active Granted
-
1982
- 1982-06-03 US US06/384,763 patent/US4510580A/en not_active Expired - Fee Related
- 1982-06-18 FR FR8210729A patent/FR2508193B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57209503A (en) | 1982-12-22 |
FR2508193B1 (fr) | 1986-04-11 |
FR2508193A1 (fr) | 1982-12-24 |
US4510580A (en) | 1985-04-09 |
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