JPH06161518A - プログラムコントローラ - Google Patents

Abstract

(57)【要約】 【目的】プログラマブルコントローラに、制御動作を記
憶しモニタする機能を備えることによりシーケンスプロ
グラムの作成，保守を容易にすること。特に、シーケン
スプログラムを変更することなく制御状態をモニタで
き、かつハードウェア構成が簡単なプログラマブルコン
トローラを提供すること。 【構成】シーケンスプログラムメモリ１に対応してトレ
ースメモリ４を設け、シーケンス命令実行毎に演算結果
を該シーケンス命令が格納されたシーケンスプログラム
メモリ１に対応した前記トレースメモリ４に格納する演
算手段２，トレースメモリ４のデータを読み出すトレー
スデータ読み出し手段５からなる。 【効果】シーケンスプログラムの各命令実行毎に演算状
態をトレースメモリに記憶するので、トレースメモリを
読み出すだけで任意の位置のシーケンス制御状態をモニ
タできる効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラマブルコントロ
ーラに係り、特に制御動作を記憶し、モニタする機能を
備えることによりシーケンスプログラムの作成，保守を
容易にしたプログラマブルコントローラに関する。

【０００２】

【従来の技術】従来よりプログラマブルコントローラは
リレー・シーケンス制御装置を置き換えて発展してきた
が、処理の高速化、プログラムメモリ容量の増加，機能
の向上が図られてきたため用途がさらに拡大している。
それにともない、従来のリレー・シーケンス制御装置と
は比較にならないほどに大規模，複雑な制御を行うよう
になってきている。

【０００３】シーケンス制御は機械装置などの制御対象
の状態（接点信号のオン，オフ等）を入力装置により入
力し、シーケンスプログラムに従ってシーケンス演算処
理を行いその結果を出力装置から制御対象に出力して、
制御対象を動作させている。しかし、制御対象が希望す
る動作を行わない場合がある。それは、シーケンスプロ
グラムの新規作成，改造などに伴ったシーケンスプログ
ラムのバグ、あるいは入力装置，出力装置の故障などが
原因となっているが、その原因を調べるためにはシーケ
ンスプログラムの進行により変化するシーケンス制御の
実行状態をモニタし、その動作を解析する必要がある。
そのため、従来のプログラマブルコントローラでもモニ
タ機能が用意されており、モニタしたい入出力接点を指
定する専用命令をシーケンスプログラムに追加してモニ
タする、あるいはハードウェアで構成された回路にモニ
タしたい入出力接点のアドレスを設定し、演算装置が出
力する入出力接点のアドレスと比較し、設定された入出
力接点アドレスが出力されたときのデータをモニタする
などの方法がとられている。

【０００４】

【発明が解決しようとする課題】しかし、専用の命令を
追加する方法では、モニタする入出力接点信号を指定す
るたび毎にシーケンスプログラムの変更が必要となるた
めに非常に時間がかかり原因追及を難しくしている。ま
たシーケンスプログラムを変更することから、この作業
が新たなシーケンスプログラムのバグを発生させる場合
もある。さらに演算装置はモニタ専用命令を処理する時
間を必要とするため、多数の入出力接点信号をモニタし
た場合にはシーケンスプログラムの実行時間が長くなっ
てしまい、モニタしようとする状態が変化してしまうと
いう問題点もあった。

【０００５】後者のハードウェアでモニタする方法はハ
ードウェアの制限から同時にモニタできる入出力接点信
号はたかだか数点であるため、同時に多数の入出力接点
信号をモニタしないとその原因を解明できないような最
近の複雑，大規模なシステムの場合に問題が生じてい
る。また、モニタのためのハードウェア構成は、モニタ
する入出力接点のアドレスを保持するアドレスレジス
タ、アドレスレジスタに保持されたアドレスと演算器が
出力する入出力接点アドレスとを常に比較し、その一致
を検出する比較器、比較器が一致を検出したときに演算
器が操作している入出力接点データを記憶するレジスタ
からなるためプログラマブルコントローラの構成が複雑
になってしまうという問題点もある。

【０００６】さらに両者ともにモニタできるのは入出力
接点信号であるため、シーケンスプログラムによって
は、特に入出力接点が論理和接続されたシーケンスプロ
グラムでは実際に調べたい演算結果をモニタするために
は、論理和接続されたすべての入出力接点信号をモニタ
し、その結果を人手により処理しないと望む箇所をモニ
タできないという問題点もあった。

【０００７】本発明はかかる問題点に鑑みて、シーケン
スプログラムを変更することなくシーケンス制御状態を
モニタでき、かつハードウェア構成が簡単なプログラマ
ブルコントローラを提供することを目的とする。

【０００８】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明はシーケンスプログラムを格納するシーケ
ンスプログラムメモリに対応してトレースメモリを設
け、シーケンス命令実行毎に演算結果をその実行された
シーケンス命令が格納されたシーケンスプログラムメモ
リに対応した前記トレースメモリに格納するトレースデ
ータ書き込み手段を設けさらに、前記トレースメモリの
データを読み出すトレースデータ読み出し手段を設けて
いる。

【０００９】

【作用】プログラマブルコントローラでは、次に実行す
る命令が格納されるアドレスがプログラムカウンタで示
され、シーケンスプログラムメモリのそのアドレスから
シーケンス命令が読みだされて実行される。本発明で
は、トレースデータ書き込み手段により１シーケンス命
令実行毎に、その演算結果を該シーケンス命令が格納さ
れているシーケンスプログラムメモリに対応したトレー
スメモリに書き込む。

【００１０】トレースデータ読み出し手段はトレースデ
ータメモリを読み出して、前記シーケンス命令の演算結
果を得て、シーケンスプログラムの実行状態をモニタ可
能とする。

【００１１】

【実施例】以下、図面を参照して本発明を説明する。

【００１２】図１は本発明の一実施例を示し、ここで１
はシーケンスプログラムを格納するプログラムメモリ、
２は演算手段、３は入出力回路、４はトレースメモリ、
５はトレースメモリ読出手段を表わす。

【００１３】演算手段２の内部は、例えば図示のように
構成されている。演算手段２において、２１はシーケン
スプログラムカウンタ、２２はタイミング制御部、２３
は論理演算部、２４はビットアキュームレータ、２５は
入出力制御部を表わす。ａはシーケンスプログラムカウ
ンタ２１が出力するプログラムアドレスを伝達するプロ
グラムアドレスバス、ｂはプログラムメモリ１から読み
だされたシーケンス命令を伝達するインストラクション
バス、ｃは入出力する接点などを指定するアドレスであ
る入出力アドレスを伝達する入出力アドレスバス、ｄは
入出力回路３からの入力データ、または入出力回路３へ
出力するデータを伝達する入出力データ１、ｅは入出力
回路３に対して、入力又は出力動作を指定する入出力方
向、ｆは演算出力データ、ｇは演算入力データ、ｈはト
レースメモリライト、ｉはシーケンスプログラムカウン
タコントロール、ｊは演算コントロール、ｋは入出力コ
ントロール、ｌはリードアドレス、ｍはトレースメモリ
リード、ｎはトレースメモリデータを表わす。

【００１４】シーケンスプログラムカウンタ２１はプロ
グラムアドレスバスａに出力したプログラムアドレスに
よりプログラムメモリ１に格納されたシーケンス命令の
読出し位置を指定する。プログラムメモリ１はプログラ
ムアドレスバスａによって指定されるアドレスに格納さ
れたシーケンス命令をインストラクションバスｂに出力
する。シーケンス命令は命令の操作を規定するオペコー
ド部と操作の対象を指定するオペランド部とから構成さ
れるが、そのいずれもがインストラクションバスｂに読
みだされる。タイミング制御部２２はインストラクショ
ンバスｂに出力されたシーケンス命令のオペコード部分
を入力し、トレースメモリライトｈ、シーケンスプログ
ラムカウンタコントロールｉ、演算コントロールｊ、入
出力コントロールｋの各コントロール信号を発生し、演
算手段２がオペコードで指定される動作を行うように制
御する。論理演算部２３は演算入力データｇ，演算出力
データｆを入力し、演算コントロールｊで指定される論
理演算を行って結果をビットアキュームレータ２４に出
力する。ビットアキュームレータ２４は論理演算部２３
の演算結果を保持するとともに演算出力データｆとして
出力する。入出力制御部２５はインストラクションバス
ｂから入出力回路を指定するオペランド部を取得して、
入出力アドレスバスｃに出力し、タイミング制御部２２
が発生する入出力コントロールｋに従って入出力方向
ｅ，入出力データバスｄを動作させて入出力回路３を制
御し、入出力方向ｅが入力を示す場合には入出力回路３
の入力データを入出力データｄを介して演算入力データ
ｇに入力し、逆に入出力方向ｅが出力を示す場合には演
算出力データｆを入出力データｄを介し入出力回路３に
出力する。

【００１５】入出力回路３は入出力アドレスバスｃ，入
出力データｄ，入出力方向ｅを入力し、入出力方向ｅが
入力を指定している場合には入出力アドレスバスｃで指
定されるアドレスの接点信号を入出力データｄに入力す
る。入出力方向ｅが出力を指定している場合には、入出
力データｄを入出力アドレスバスｃで指定される出力線
に出力する。

【００１６】トレースメモリ４はプログラムアドレスバ
スａ，トレースメモリライトｈ，演算出力データｆ，リ
ードアドレスｌ，トレースメモリリードｍを入力し、ト
レースメモリデータｎを出力する。トレースメモリ４は
トレースメモリライトｈが入力されると、演算出力デー
タｆをプログラムアドレスバスａで指定されるアドレス
に格納し、トレースメモリリードｍが入力されるとリー
ドアドレスｌで指定されるアドレスに格納されたデータ
をトレースメモリデータｎに出力する動作を行う。

【００１７】トレースメモリ読出し手段５はリードアド
レスｌ，トレースメモリリードｍを発生し、トレースメ
モリ４からトレースメモリデータｎを読出す。

【００１８】図１の実施例の動作を説明するためのラダ
ープログラムの一例を図２に示す。図２において、Ｘ１
００，Ｘ１０１は１００，１０１の入出力アドレスの付
いた入力接点信号を、Ｙ２００は入出力アドレス２００
の付いた出力接点を表わしている。図示したラダープロ
グラムはＸ１００，Ｘ１０１がともにオンの場合に出力
接点Ｙ２００をオンにする処理を表わしている。このプ
ログラムはシーケンス命令に変換されプログラムメモリ
１に格納されて、実行される。それによりシーケンスコ
ントローラが前記プログラムの動作を行うようになる。

【００１９】シーケンス命令への変換は図２に図示した
ように命令の種別で決まるオペコードと動作の対象を指
定するオペランドを組み合わせて行う。図示した例にお
いてＬＤＩはオペランド部のデータをビットアキューム
レータ２４にセットする命令で、そのオペコードは０
１，ＡＮＤはビットアキュームレータ２４の演算出力デ
ータｆとオペランドで指定するアドレスのデータとの論
理積をとり、その結果をビットアキュームレータ２４に
セットする命令で、そのオペコードは０２，ＳＴはビッ
トアキュームレータの演算出力データｆをオペランドで
指定するアドレスにセットする命令で、そのオペコード
は０３，ＥＮＤはシーケンスプログラムカウンタ２１を
ゼロクリアし、プログラムの最初から実行させる命令
で、そのオペコードは９９である。

【００２０】図２に示したラダープログラムの実行時の
タイムチャートを示す図３を基に図１の実施例の動作を
説明する。図３においてタイミングクロックはタイミン
グ制御部２２が内蔵するクロック信号を表わし、タイミ
ング制御部２２はタイミングクロックの１周期毎に順に
演算手段２の各ブロックを動作させる制御信号を発生し
てシーケンス命令の実行を行う。１シーケンス命令の実
行は６タイミングクロックの期間、つまり６ステートで
構成される。

【００２１】タイミング制御部２２は第１ステートでイ
ンストラクションバスｂからシーケンス命令のオペコー
ド部を入力し、それを解読した結果にもとづき第２，３
および第４ステートで演算コントロールｊ、入出力コン
トロールｋを発生して演算手段２の各部を動作をさせ、
第５ステートでトレースメモリライトｈを発生し、第６
ステートでシーケンスプログラムカウンタコントロール
ｉを発生してシーケンスプログラムカウンタ２１を更新
する動作を行って各シーケンス命令を実行させる。第
２，３および第４ステートの動作は実行するシーケンス
命令によって異なるが、第１および第５、６ステーとは
実行するシーケンス命令にかかわらず同一で、上記動作
を行う。図２に示したラダープログラム実行時の動作を
図３に示す各シーケンス命令毎のタイムチャートにより
詳しく説明する。

【００２２】最初の命令のＬＤＩにおいて、タイミング
制御部２２は第１ステートでインストラクションバスｂ
のオペコード部分を入力し、解読する。その結果、実行
すべき命令はＬＤＩ命令であり、さらに入出力処理を必
要としない命令であることが解読できるので第２，３ス
テートでは何の制御信号も発生しない。その後、第４ス
テートで演算コントロールｊを発生し論理演算部２３の
出力をセットさせ、ビットアキュームレータ２４の出力
である演算出力データｆを１にし、第５ステートではト
レースメモリライトｈを発生し、第６ステートでシーケ
ンスプログラムカウンタコントロールｉを発生して、シ
ーケンスプログラムカウンタ２１を１増加させて次命令
の読出し準備を行ってＬＤＩ命令の実行を終了する。

【００２３】第２の命令のＡＮＤ Ｘ１００において、
タイミング制御部２２は、第１ステートでインストラク
ションバスｂのオペコード部分を入力し、解読する。そ
の結果、実行すべき命令はＡＮＤ命令であり、入力処理
を必要とする命令であることが解読できるので演算入力
データｇを得るため第２ステートで入出力コントロール
信号ｋを発生し、入出力制御部２５を動作させる。入出
力制御部２５はインストラクションバスｂのオペランド
部のデータ１００を入出力アドレスバスｃに出力し、入
出力方向ｅを入力とし、Ｘ１００の接点信号を入出力デ
ータｄに読出すので、第３ステートで演算入力データｇ
が論理演算部２３に入力される。なお、演算入力データ
ｇには入力接点Ｘ１００がオンしているので１が読出さ
れる。さらに、タイミング制御部２２は第４ステートで
演算コントロールｊを発生し、論理演算部２３に演算出
力データｆと演算入力データｇに対し論理積演算を行い
新たな演算出力データｆを決定させる。その結果演算出
力データｆは１になる。第５ステートではトレースメモ
リライトｈを発生し、第６ステートではシーケンスプロ
グラムカウンタコントロールｉを発生して、シーケンス
プログラムカウンタ２１を１増加させて次命令の読出し
準備を行ってＡＮＤ命令の実行を終了する。第３の命令
のＡＮＤ Ｘ１０１も前記の第２の命令とまったく同様
にして行われる。ただ命令のオペランド部のデータが１
０１なので第３ステートでは入力接点Ｘ１０１の接点信
号が入力される。なお、入力接点Ｘ１０１の接点はオフ
なので演算入力データｇには０が入力される。その結
果、論理積の結果である演算出力データｆは第５ステー
トで０となる。

【００２４】第４の命令のＳＴ Ｙ２００において、タ
イミング制御部２２は第１ステートでインストラクショ
ンバスｂのオペコード部分を入力し、解読する。その結
果、実行すべき命令はＳＴ命令であり、出力処理を必要
とする命令であるあることが解読できるので演算出力デ
ータｆを出力するため第２ステートで入出力コントロー
ル信号ｋを発生し、入出力制御部２５を動作させる。入
出力制御部２５はインストラクションバスｂのオペラン
ド部のデータ２００を入出力アドレスバスｃに出力し、
入出力方向ｅを出力に設定し、演算出力データｆを入出
力データｄに出力する。それにより入出力回路３が動作
し出力接点Ｙ２００に０がセットされる。第５ステート
ではトレースメモリライトｈを発生する。さらに、第６
ステートではシーケンスプログラムカウンタコントロー
ルｉを発生して、シーケンスプログラムカウンタ２１を
１増加させて次命令の読出し準備を行ってＳＴ命令の実
行を終了する。

【００２５】第５の命令のＥＮＤにおいて、タイミング
制御部２２は第１ステートでインストラクションバスｂ
のオペコード部分を入力し、解読する。その結果、実行
すべき命令はＥＮＤ命令で入出力処理を必要としない命
令であるあることが解読できるので、第２，３，４ステ
ートは何の動作も行わない。その後、第５ステートでト
レースメモリライトｈを発生する。さらに、第６ステー
トではシーケンスプログラムカウンタコントロールｉを
発生して、シーケンスプログラムカウンタ２１を０に
し、シーケンスプログラムの最初から実行するようにし
て、ＥＮＤ命令の実行を終了する。

【００２６】以上、説明したように、トレースメモリ４
には各命令の第５ステートで演算出力データｆが毎回書
き込まれているので、シーケンスプログラムが最後まで
実行された時点のトレースメモリ４に書き込まれたデー
タの状態は図４に示すようになる。つまり、各命令実行
時の演算状態が記録される。なお、トレースメモリ４の
書き込みアドレスはプログラムアドレスバスａで指定さ
れるアドレスとなるので、第１のシーケンス命令実行時
の演算出力データｆは０番地、第２のシーケンス命令実
行時の演算出力データｆは１番地というようにシーケン
ス命令が格納されたアドレスに対応する。

【００２７】トレースメモリ読出し手段５はリードアド
レスバスｌ，トレースメモリリードｍを出力してトレー
スメモリデータｎを入力することによりトレースメモリ
４の任意番地のデータを読出すことができる。

【００２８】ここで、図２に示したシーケンスプログラ
ムをモニタする例を説明する。今、出力接点Ｙ２００が
オンしないことが問題とする。出力接点Ｙ２００をセッ
トする命令は３番地に格納されているＳＴ Ｙ２００な
のでトレースメモリの３番地をトレースメモリ読出し手
段５により読出す。すると０なので、入出力回路３には
問題がないことがわかる。そこで、今度はその直前の命
令ＡＮＤ Ｘ１０１の演算出力データｆを得るためにト
レースメモリの２番地を読出す。すると０なのでさらに
その直前の命令ＡＮＤ Ｘ１００の演算出力データｆを
得るためにトレースメモリの１番地を読出す。すると１
が読出される。この結果から命令ＡＮＤＸ１０１の演算
出力データｆが０になっているため、つまり入力接点Ｘ
１０１がオフしているために出力接点Ｙ２００がオンし
ないことがわかる。即ち、入力接点Ｘ１０１が実際にオ
ンしていない、またはその入出力回路３に問題がある０
が入力されていることがわかる。

【００２９】このように本実施例によれば、シーケンス
プログラムの各命令実行毎に演算状態をトレースメモリ
に記憶するので、トレースメモリを読み出すだけで任意
の位置のシーケンス制御状態をモニタできる。即ち、問
題となっている箇所から容易に原因となっている箇所ま
で辿ることができる。また、シーケンス制御状態をモニ
タするにシーケンスプログラムの変更を必要としない、
トレースメモリ４とトレースメモリ４をリード・ライト
する手段を設けるだけなのでハードウェア構成を簡単に
できる効果がある。

【００３０】本発明の他の実施例を説明する。本実施例
で第１の実施例と異なるのはトレースメモリ４へのトレ
ースデータの書き込み時点が異なる、つまり図１で示す
タイミング制御部２２が発生するトレースメモリライト
ｈの発生時期が異なるだけなので、図５に示すタイムチ
ャートにより本実施例を説明する。

【００３１】図５において図３と同一名称のものは同一
のものを表わす。本実施例では１シーケンス命令は５サ
イクルのタイミングクロックの期間、つまり５ステート
で実行する。第１ステートでインストラクションバスｂ
のオペコード部分の入力を行うのに加え、トレースメモ
リライトｈを同時に発生する点と、第５ステートでシー
ケンスプログラムカウンタコントロールｉを発生する点
が図３と異なる。それ以外の動作タイミングは全く同一
である。

【００３２】各命令の第１ステートにおいて、論理演算
部２３は該当命令の論理演算をまだ行っていないため、
演算出力データｆは該当命令の１つ前の命令実行によっ
て決定された値になっている。そのため、トレースメモ
リ４に書き込まれる演算出力データｆとその演算出力デ
ータｆを作成したシーケンス命令の格納アドレスとの対
応は１つずれる。図１１に図２に示したシーケンスプロ
グラムの実行を終了した時点のトレースメモリ４のデー
タの状態を示す。

【００３３】ここで、本実施例によりシーケンスプログ
ラムの動作をモニタする例を説明する。たとえば、出力
接点Ｙ２００がオンしない問題が発生したとする場合に
は、出力接点Ｙ２００をセットする命令ＳＴ Ｙ２００
はプログラムメモリ１の３番地に格納されているので、
１加えてトレースメモリの４番地をトレースメモリ読み
だし手段５により読出す。つまり、モニタしたいシーケ
ンス命令の格納されているアドレスより１つ大きいアド
レスのトレースメモリ４から読み出すことにより任意の
命令の実行状態をモニタすることができる。

【００３４】以上説明したように、本実施例によれば、
各命令の実行を５ステートで行うことができるので、シ
ーケンスプログラムの実行を高速化できるという利点が
ある。なお、本実施例では全命令をすべて５ステートで
行うものとして説明したが、ＬＤＩ，ＥＮＤ命令などの
ように何の動作も行わないステートを持つ命令について
は、そのステートを省略することによりさらに高速化で
きることは明らかである。また、タイミングクロックの
立ち上がり、立ち下がり時点で各制御信号を発生したり
することによってもさらに高速かできることは明らかで
ある。

【００３５】本発明の他の実施例を図６により説明す
る。

【００３６】図６において図１と同一の符号を附したも
のは同一のものを表わす。本実施例の構成で第１の実施
例と異なるのは６の第２トレースメモリ、７のトレース
制御部が追加され、タイミング制御部２２からプログラ
ム終了信号ｏを発生して前記トレース制御部７に入力し
ている点および、トレースメモリ読みだし手段５が第２
トレースメモリ６に接続している点が異なる。これによ
り本実施例では繰り返して実行されるシーケンスプログ
ラムの実行状態のモニタを可能としている。この点を中
心に説明する。

【００３７】トレース制御部７の内部は、例えば図示の
ように構成される。７１は転送制御部、７２は上位アド
レスカウンタである。転送制御部７１はタイミング制御
部２２からプログラム終了信号ｏを入力し、転送アドレ
スｐ，転送タイミングｒ，上位アドレスアップｓを発生
して、シーケンスプログラムの実行が終了（ＥＮＤ命令
の実行でプログラム終了信号ｏが発生）毎にトレースメ
モリ４のデータを第２トレースメモリに転送する動作を
制御する。上位アドレスカウンタ７２は第２トレースメ
モリ６の上位アドレスｑを発生する。上位アドレスカウ
ンタ７２はトレースメモリ４のデータを第２トレースメ
モリに転送終了する毎に転送制御部７１が発生する上位
アドレスアップｓをカウントし、そのカウント値を上位
アドレスｑとして第２トレースメモリ６に入力する。

【００３８】転送制御部７１が発生する転送アドレスｐ
はトレースメモリ４と第２トレースメモリ６に入力さ
れ、トレースメモリ４に対してはデータの読みだしアド
レスを指定し、第２トレースメモリ６に対してはデータ
の書き込みアドレスの下位部分となる。上位アドレスｑ
は第２トレースメモリ６に接続され、書き込みアドレス
の上位部分となる。同様に、転送制御部７１が発生する
転送タイミングｒはトレースメモリ４と第２トレースメ
モリ６に入力され、トレースメモリ４に対してはデータ
の読みだし信号、第２トレースメモリ６に対してはデー
タの書き込み信号として作用する。さらに、トレースメ
モリ４から読み出されるトレースメモリデータｎ２は第
２トレースメモリの入力データとしている。そのため、
転送タイミングｒが発生するとトレースメモリ４の転送
アドレスｐに格納されたデータが第２トレースメモリ６
の上位アドレスｑと転送アドレスｐで指定されるアドレ
スに格納される。

【００３９】プログラム終了信号ｏはタイミング制御部
２２がＥＮＤ命令を解読したときにその命令実行の最終
ステートで発生される。

【００４０】本実施例の動作を説明する。図２に示した
シーケンスプログラムを実行する例を基に説明する。シ
ーケンスプログラムの実行は第１の実施例で説明した場
合と全く同様に行われ、トレースメモリ４にもトレース
データが全く同じように格納されていく。シーケンスプ
ログラムの実行が最後に達し、ＥＮＤ命令を実行すると
プログラム終了信号ｏが発生し、それにより転送制御部
７が動作を開始する。転送制御部７は転送タイミングｒ
を発生し、トレースメモリ４のトレースデータを第２ト
レースメモリに転送する。次に、転送アドレスｐを１つ
増加させ、上記動作を繰り返す。この動作を転送アドレ
スｐがプログラムメモリ１の最終アドレスに達するまで
繰り返す。その後、転送制御部７は上位アドレスアップ
ｓを発生して上位アドレスカウンタ７２をカウントアッ
プさせて転送動作を終了する。再度、プログラム終了信
号ｏが入力されると上記動作を繰り返す。

【００４１】ここで、第２トレースメモリに格納される
データの格納アドレスに関して説明する。簡単のためプ
ログラムメモリ１は８シーケンス命令を格納でき、第２
トレースメモリの格納アドレスは次式で決まるものとし
て説明する。

【００４２】

【数１】 格納アドレス＝上位アドレスｑ×８＋転送アドレスｐ １回目のシーケンスプログラムの実行時のトレース結果
は上位アドレスｑが０で、転送アドレスｐが０から７ま
で増加するので、トレースメモリ４のトレースデータは
第２トレースメモリ６の０から７番地に転送される。２
回目のシーケンスプログラムの実行時のトレース結果は
上位アドレスｑがカウントアップして１になっているの
で第２トレースメモリ６の８から１５番地に転送され
る。Ｎ回目の結果は、８・（Ｎー１）番地から８・Ｎ−
１番地に転送される。

【００４３】ここで、本実施例によりシーケンスプログ
ラムの動作をモニタする例を説明する。たとえば、出力
接点Ｙ２００が途中でオフしてしまう問題が発生したと
する。この場合には、出力接点Ｙ２００をセットする命
令ＳＴ Ｙ２００はプログラムメモリ１の３番地に格納
されるので、順に第２トレースメモリの３，１１，…，
８・（Ｎ−１）＋３，…番地を読み出し、前記読みだし
たデータが０となっているＭ回目の実行時点を検索す
る。これにより出力接点Ｙ２００がオフするのはＭ回目
の実行時に問題が発生していることがわかるので、次に
出力接点Ｙ２００にセットするデータを決定する処理の
結果、つまりＡＮＤ Ｘ１０１，ＡＮＤＸ１００のシー
ケンス命令の実行状態を第２トレースメモリ６の８・
（Ｍ−１）＋２，８・（Ｍ−１）＊８＋１番地を読み出
すことにより調べる。必要により８・（Ｍ−２）＋２，
８・（Ｍ−２）＋１番地を読み出して、前回の実行状
態、さらには前々回の実行状態を読み出して調べる。

【００４４】以上説明したように、本実施例によれば第
２トレースメモリ６にシーケンスプログラム実行毎の状
態を転送するので、繰り返し実行される状態をモニタで
きる効果がある。

【００４５】さらに、本発明の他の実施例を図７および
図８を基に説明する。

【００４６】図７において図１と同一の符号を附したも
のは同一のものを表わす。本実施例の構成で第１の実施
例と異なるのは、７ｂのトレース制御部が追加され、タ
イミング制御部２２からプログラム終了信号ｏを発生し
て前記トレース制御部７ｂに入力している点、４ｂのト
レースメモリがプログラムアドレスバスａに加え上位ア
ドレスｑも入力する点が異なる。これにより本実施例で
は繰り返して実行されるシーケンスプログラムの実行状
態のモニタをトレースデータの転送を行うことなく可能
としている。この点を中心に説明する。

【００４７】トレース制御部７ｂの内部は、例えば図示
のように構成される。７２は上位アドレスカウンタであ
る。上位アドレスカウンタ７２はタイミング制御部２２
から出力されるプログラム終了信号ｏをカウントし、そ
のカウント値を上位アドレスｑとしてトレースメモリ４
ｂに出力する。プログラム終了信号ｏはタイミング制御
部２２がＥＮＤ命令を解読したときに、その命令実行の
最終ステートで発生する。

【００４８】本実施例の動作を説明する。図２に示した
シーケンスプログラムを実行する例を基に説明する。シ
ーケンスプログラムの実行は第１の実施例で説明した場
合と全く同様に行われ、トレースメモリ４ｂにも実行結
果を格納する。シーケンスプログラムの実行が最後に達
しＥＮＤ命令を実行するとプログラム終了信号ｏが発生
し、上位アドレスカウンタ７２が該プログラム終了信号
ｏをカウントして上位アドレスｑが１つ増加する。

【００４９】ここで、第２トレースメモリ４ｂに格納さ
れる実行結果データの格納アドレスに関して図８を使い
説明する。簡単のためプログラムメモリ１は８シーケン
ス命令を格納でき、トレースメモリ４ｂの格納アドレス
は次式で決まるものとして説明する。

【００５０】

【数２】格納アドレス＝上位アドレスｑ×８＋プログラ
ムアドレスバスａ １回目のシーケンスプログラムの実行時では上位アドレ
スｑが０で、プログラムアドレスバスａが０から４まで
変化するので、実行結果はトレースメモリ４ｂの０から
４番地に格納される。２回目のシーケンスプログラムの
実行時には上位アドレスｑがカウントアップして１にな
っているので、実行結果はトレースメモリの８から１２
番地に格納される。Ｎ回目の結果は、８・（Ｎー１）番
地から８・（Ｎ−１）＋４番地に格納される。

【００５１】以上説明したように、本実施例によればト
レースメモリ４ｂにシーケンスプログラム実行毎の各命
令の実行結果を格納するので、繰り返して実行されるシ
ーケンスプログラム実行状態をモニタできる効果があ
り、しかもトレースデータの転送を必要としないので高
速にシーケンスプログラムを繰り返して実行できる効果
がある。

【００５２】さらに、本発明の他の実施例を図９および
図１０を基に説明する。

【００５３】図９において図１と同一の符号を附したも
のは同一のものを表わす。本実施例の構成で第１の実施
例と異なるのは、プログラムアドレスバスａを入力し格
納アドレスｒを出力する８の格納アドレス発生部が追加
され、トレースメモリ４がプログラムアドレスバスａの
変わりに格納アドレスｒを入力する点が異なる。これに
より本実施例では、トレースメモリ４に格納する各命令
の実行結果をプログラムメモリ１に格納された命令の順
序にかかわらずに任意の順位，位置とすることができ
る。この点を中心に説明する。

【００５４】格納アドレス発生部８は、プログラムアド
レスバスａを入力し、プログラムアドレスバスａのアド
レスからある定まった規則により格納アドレスｒを発生
する。格納アドレス発生部８は例えば、図１０に示すよ
うに格納アドレス発生メモリで構成される。プログラム
アドレスバスａは格納アドレス発生部８の格納アドレス
発生メモリの読みだしアドレスを指定する。指定された
格納アドレス発生メモリに格納されたデータが読みださ
れ、格納アドレスｒとなる。たとえば格納アドレス発生
部８の格納アドレス発生メモリに図１０で示すデータが
記憶されていれば、プログラムアドレスバスａが０のと
きに格納アドレスｒは４番地となり、プログラムアドレ
スバスａが１では格納アドレスｒは３番地、というよう
に格納アドレスｒが出力される。格納アドレスｒで指定
されるアドレスに各命令の実行結果が格納される。

【００５５】以上説明したように、本実施例によれば実
行結果をトレースメモリの任意の番地に格納できるの
で、トレースデータを任意の順序で格納できる効果があ
る。

【００５６】本実施例では格納アドレス発生部８を格納
アドレス発生メモリにより構成した例を説明したが、他
の方法によってもよい。また、シーケンスプログラム実
行毎に格納アドレスｒの発生を変えて繰り返して実行さ
れるシーケンスプログラム実行状態をトレースメモリに
記憶するようにすることも容易である。

【００５７】

【発明の効果】以上説明したように、本発明によれば各
シーケンス命令の実行毎に演算状態をトレースメモリに
記憶しているので、トレースメモリを読み出すだけで任
意にシーケンス制御状態をモニタできかつ、シーケンス
制御状態をモニタするためのシーケンスプログラムの変
更を必要としない効果がある。

【００５８】また、トレースメモリ，トレースデータ書
込み手段とトレースデータ読出し手段から構成している
ので、ハードウェア構成が簡単なプログラマブルコント
ローラを提供できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】説明のためのシーケンスプログラムの一例を示
す図である。

【図３】実施例の動作を説明するタイムチャートであ
る。

【図４】実施例のトレースメモリのデータを説明する図
である。

【図５】本発明の他の実施例の動作を説明するタイムチ
ャートである。

【図６】本発明の他の実施例を示す図である。

【図７】本発明の他の実施例の構成を示す図である。

【図８】本発明の他の実施例の動作を説明する図であ
る。

【図９】本発明の他の実施例の構成を示す図である。

【図１０】本発明の他の実施例の動作を説明する図であ
る。

【図１１】他の実施例のトレースメモリのデータを説明
する図である。

【符号の説明】

１…シーケンスプログラムを格納するプログラムメモ
リ、２…演算手段、３…入出力回路、４…トレースメモ
リ、５…トレースメモリ読出手段、６…第２トレースメ
モリ、７…トレース制御部、８…格納アドレス発生部。

Claims (8)

【特許請求の範囲】
1. 【請求項１】シーケンスプログムを格納するプログラム
   メモリと、前記プログラムメモリに格納されたシーケン
   スプログラムに従って制御を行う演算手段とを備えたプ
   ログラマブルコントローラにおいて、 前記プログラマブルコントローラのプログラムメモリに
   対応してトレースメモリを設け、前記演算手段の１シー
   ケンス命令実行毎に該シーケンス命令が格納された前記
   プログラムメモリに対応した前記トレースメモリに前記
   演算手段の演算状態を記憶することを特徴としたプログ
   ラムコントローラ。
2. 【請求項２】シーケンスプログムを格納するプログラム
   メモリと、前記プログラムメモリに格納されたシーケン
   スプログラムに従って制御を行う演算手段とを備えたプ
   ログラマブルコントローラにおいて、 前記プログラマブルコントローラのプログラムメモリに
   対応してトレースメモリを設け、前記演算手段が次シー
   ケンス命令を読出す毎に該シーケンス命令が格納されて
   いる前記プログラムメモリに対応した前記トレースメモ
   リに前記演算手段の演算状態を記憶することを特徴とし
   たプログラムコントローラ。
3. 【請求項３】請求項１又は２記載のプログラマブルコン
   トローラにおいて、 演算手段がプログラムメモリに格納された特定のシーケ
   ンス命令を実行する毎に、トレースメモリのデータを他
   の演算手段，記憶手段あるいは、表示手段に転送するこ
   とを特徴とするプログラマブルコントローラ。
4. 【請求項４】シーケンスプログムを格納するプログラム
   メモリと、前記プログラムメモリに格納されたシーケン
   スプログラムに従って制御を行う演算手段とを備えたプ
   ログラマブルコントローラにおいて、 前記演算手段の演算状態を記憶するトレースメモリを設
   け、前記演算手段の１シーケンス命令実行毎に該シーケ
   ンス命令が格納されたアドレスと、前記シーケンスプロ
   グラムの実行回数とから決定するアドレスに対応した前
   記トレースメモリに前記演算手段の演算状態を記憶する
   ことを特徴としたプログラムコントローラ。
5. 【請求項５】シーケンスプログムを格納するプログラム
   メモリと、前記プログラムメモリに格納されたシーケン
   スプログラムに従って制御を行う演算手段とを備えたプ
   ログラマブルコントローラにおいて、 前記演算手段の演算状態を記憶するトレースメモリを設
   け、前記演算手段の１シーケンス命令実行毎に該シーケ
   ンス命令が格納されたアドレスを前記トレースメモリの
   格納アドレスに変換し、該格納アドレスに前記演算手段
   の演算状態を記憶することを特徴としたプログラムコン
   トローラ。
6. 【請求項６】請求項１ないし５のいずれか１項に記載の
   プログラマブルコントローラにおいて、トレースメモリ
   のデータをシーケンスプログラムのモニタに使用するこ
   とを特徴とするプログラマブルコントローラ。
7. 【請求項７】請求項１又は２記載のプログラマブルコン
   トローラにおいて、 前記トレースメモリは、前記プログラムメモリからシー
   ケンス命令の読みだし時に、その読みだし位置を指定す
   るプログラムアドレスと、前記演算手段の状態と、タイ
   ミング制御部で発生し前記トレースメモリへの書き込み
   を指示するトレースメモリライト、さらに、トレースメ
   モリ読みだし手段が発生し、前記トレースメモリに格納
   されたデータの読みだし位置を指定するリードアドレ
   ス、前記トレースメモリの読みだしを指定するトレース
   メモリリードとを入力し、 前記トレースメモリライトが発生すると前記演算手段の
   状態を前記プログラムアドレスで指定される前記トレー
   スメモリに格納し、 前記トレースメモリリードが発生すると前記リードアド
   レスのトレースメモリに格納されたデータを読みだすよ
   うに構成されたことを特徴とするプログラマブルコント
   ローラ。
8. 【請求項８】請求項４ないし６のいずれか１項に記載の
   プログラマブルコントローラにおいて、 前記トレースメモリの書き込みアドレスは、前記プログ
   ラムメモリからシーケンス命令の読みだし時に、その読
   みだし位置を指定するプログラムアドレスを基に生成す
   ることを特徴とするプログラマブルコントローラ。