JPS6365547A - メモリ内蔵集積回路 - Google Patents
メモリ内蔵集積回路Info
- Publication number
- JPS6365547A JPS6365547A JP61210234A JP21023486A JPS6365547A JP S6365547 A JPS6365547 A JP S6365547A JP 61210234 A JP61210234 A JP 61210234A JP 21023486 A JP21023486 A JP 21023486A JP S6365547 A JPS6365547 A JP S6365547A
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- Japan
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- addresses
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- circuit
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ内蔵集積回路に関し、特に重要な情報あ
るいは長期保存の必要な情報の記録における信頼性の向
上を図ったメモリ内蔵集積回路に関する。
るいは長期保存の必要な情報の記録における信頼性の向
上を図ったメモリ内蔵集積回路に関する。
従来、情報を記録する手段としてはバイポーラトランジ
スタ、あるいは絶縁ゲート型トランジスタ等の半導体素
子で構成された記憶回路が広く使用されており、その種
類も種々提案され、例えば読み出し書き込み可能メモリ
RAM、読み出し専用メモリROM、プログラマブル読
み出し専用メモリEPROM等がある。
スタ、あるいは絶縁ゲート型トランジスタ等の半導体素
子で構成された記憶回路が広く使用されており、その種
類も種々提案され、例えば読み出し書き込み可能メモリ
RAM、読み出し専用メモリROM、プログラマブル読
み出し専用メモリEPROM等がある。
最近では、電気的手段もしくは光学的手段によって、書
き込まれた情報を消去し新たな情報の書き込みが出来る
書替え可能なメモリが実用化されつつある。かかるメモ
リは小型、軽量等の利点の故にさまざまな分野で広範囲
にわたって利用されている。例えば、不揮発性メモリは
電源が断となっても記憶情報が破壊されないため、マイ
クロプロセッサのプログラムメモリ、パラメータフラッ
グ、ICカード等の重要な要素として使用されている。
き込まれた情報を消去し新たな情報の書き込みが出来る
書替え可能なメモリが実用化されつつある。かかるメモ
リは小型、軽量等の利点の故にさまざまな分野で広範囲
にわたって利用されている。例えば、不揮発性メモリは
電源が断となっても記憶情報が破壊されないため、マイ
クロプロセッサのプログラムメモリ、パラメータフラッ
グ、ICカード等の重要な要素として使用されている。
しかしながら上述した従来のメモリの信頼性が100%
となることは期し難い。すなわち、半導体素子自体に欠
陥があって情報が消滅したり、あるいは読出しの場合誤
った情報が読み出されることもある。また、消去および
書込みが可能な不揮発性メモリでは、消去および書込み
回路が増すにつれ不規則的な情報の保持不良が発生し問
題視されているといったさまざまな欠点がある。
となることは期し難い。すなわち、半導体素子自体に欠
陥があって情報が消滅したり、あるいは読出しの場合誤
った情報が読み出されることもある。また、消去および
書込みが可能な不揮発性メモリでは、消去および書込み
回路が増すにつれ不規則的な情報の保持不良が発生し問
題視されているといったさまざまな欠点がある。
本発明の目的は上述した欠点を除去し、同一情報を2つ
の番地に記憶させて読出すという手段を備えることによ
り、メモリの信頼性を大幅に向上せしめたメモリ内蔵集
積回路を提供することにある。
の番地に記憶させて読出すという手段を備えることによ
り、メモリの信頼性を大幅に向上せしめたメモリ内蔵集
積回路を提供することにある。
本発明のメモリ集積回路は、同一情報を2つの番地に記
憶するとともにこの記憶された情報から生成したパリテ
イビットを前記2つの番地に記憶した情報に付加して記
憶する手段と、前記2つの番地のうち一方の番地に記憶
した情報を前記パリティビットとともに読出しパリティ
チェックする手段と、前記パリティチェックの結果と記
憶した状態と異るときは他方の番地に記憶した情報に切
替える手段とを備えて構成される。
憶するとともにこの記憶された情報から生成したパリテ
イビットを前記2つの番地に記憶した情報に付加して記
憶する手段と、前記2つの番地のうち一方の番地に記憶
した情報を前記パリティビットとともに読出しパリティ
チェックする手段と、前記パリティチェックの結果と記
憶した状態と異るときは他方の番地に記憶した情報に切
替える手段とを備えて構成される。
次に、本発明について図面を参照して詳細に説明する。
第1図は本発明の第1の実施例を示すブロック図である
。第1図の実施例は、不揮発性メモリ回路l、アドレス
デコーダ2.読出し/書込み回路3、読出し/書込みバ
ッファ4.パリティチェッカ/ジェネレータ5.アンド
回路6を備えて構成される。
。第1図の実施例は、不揮発性メモリ回路l、アドレス
デコーダ2.読出し/書込み回路3、読出し/書込みバ
ッファ4.パリティチェッカ/ジェネレータ5.アンド
回路6を備えて構成される。
第2図は第1図の実施例の基本的動作を説明するための
タイムチャートである。以下に第2図を参照しながら第
1図の実施例につき説明する。
タイムチャートである。以下に第2図を参照しながら第
1図の実施例につき説明する。
第1図の実施例の基本的動作としては、アドレスデコー
ダ゛2で指定された不揮発性メモリ回路1の内容が読出
し/書込み回路3によって読出され、また逆に読出し/
書込みバッファ4の内容が読出し、/書込み回路3を介
してアドレスデコーダ2で指定される不揮発性メモリ回
路1のアドレスに書込まれる。
ダ゛2で指定された不揮発性メモリ回路1の内容が読出
し/書込み回路3によって読出され、また逆に読出し/
書込みバッファ4の内容が読出し、/書込み回路3を介
してアドレスデコーダ2で指定される不揮発性メモリ回
路1のアドレスに書込まれる。
読出し/書込みバッファ4は、外部データバスとデータ
を授受し合うためのものでデータを一時的に蓄える働き
をする。読出し/書込み回路3は、書込み回路、読出し
用センスアップ等を含み、本実施例では9ビット単位の
読出しと18ビツトの書込みを行なうことができる。読
出しは9ビット単位で行なわれ、時分割形式で2回連続
して読出され、このような時分割読出しを行なうための
信号がアドレス制御信号10である。
を授受し合うためのものでデータを一時的に蓄える働き
をする。読出し/書込み回路3は、書込み回路、読出し
用センスアップ等を含み、本実施例では9ビット単位の
読出しと18ビツトの書込みを行なうことができる。読
出しは9ビット単位で行なわれ、時分割形式で2回連続
して読出され、このような時分割読出しを行なうための
信号がアドレス制御信号10である。
パリティチェッカー/ジェネレータ5は、8ビツト入力
に対してはパリティジェネレータとして動作し、9ビツ
ト入力に対してはパリティチェッカーとして動作する。
に対してはパリティジェネレータとして動作し、9ビツ
ト入力に対してはパリティチェッカーとして動作する。
書込みは次のように動作する。
書込みは前述のように18ビット同時に書込まれるが、
アドレスは不揮発性メモリ回路1の2つの番地を利用し
、それぞれの番地に同一の情報を書込む。このような書
込み制御は、害込み制御信号12で行なわれる。
アドレスは不揮発性メモリ回路1の2つの番地を利用し
、それぞれの番地に同一の情報を書込む。このような書
込み制御は、害込み制御信号12で行なわれる。
外部データバスから読出し/書込みバッファ4に取囲ま
れる8ビツトのデータはそのまま書込みデータとなると
ともに、パリティチェッカー/ジェネレータ5を介して
得られたパリティも同時につのアドレスに書込まれる。
れる8ビツトのデータはそのまま書込みデータとなると
ともに、パリティチェッカー/ジェネレータ5を介して
得られたパリティも同時につのアドレスに書込まれる。
読出しは次のように動作する。
アドレスデコーダ2で指定された不揮発性メモリ回路1
の内容は9ビット単位で読出され、この読出された信号
はパリティチェッカー/ジェネレータ5によってパリテ
ィチェックを受ける。その結果、読出された信号の内容
が正しければパリティチェッカー/ジェネレータ5から
アンド回路6にハイレベルの信号が出力されて読出し制
御信号11は能動となり、読出し/書込みバッファ4に
8ビツトのデータのみが書込まれる。その後、同じデー
タを書込んだ他のアドレスが選択され上記と同じ処理が
行なわれる。
の内容は9ビット単位で読出され、この読出された信号
はパリティチェッカー/ジェネレータ5によってパリテ
ィチェックを受ける。その結果、読出された信号の内容
が正しければパリティチェッカー/ジェネレータ5から
アンド回路6にハイレベルの信号が出力されて読出し制
御信号11は能動となり、読出し/書込みバッファ4に
8ビツトのデータのみが書込まれる。その後、同じデー
タを書込んだ他のアドレスが選択され上記と同じ処理が
行なわれる。
このようにアドレスを制御するアドレス制御信号を第1
図および第2図の記号10で示す。この場合、もし一方
のアドレスの内容のパリティチェックの結果が正しくな
ければそのデータは読出し/書込みバッファ4には書込
まれない。このように同一データを2つのアドレスに書
込むことにより、一方に誤りがあったとしても他方のデ
ータを使用することにより、不揮発性メモリ回路1の信
頼性を大幅に向上させることができる。
図および第2図の記号10で示す。この場合、もし一方
のアドレスの内容のパリティチェックの結果が正しくな
ければそのデータは読出し/書込みバッファ4には書込
まれない。このように同一データを2つのアドレスに書
込むことにより、一方に誤りがあったとしても他方のデ
ータを使用することにより、不揮発性メモリ回路1の信
頼性を大幅に向上させることができる。
第2図は、上述した2つのアドレスに書込んだ情報の読
出しの基本的動作を説明するもの、で、アドレス制御信
号10によって、不揮発性メモリ回路1の2つのアドレ
スにある同一の読出し情報(1)、(21が読出し制御
信号11の能動状態のとき、すなわちパリティチェック
の結果が正しいとき外部データバスに読出される内容を
示す。
出しの基本的動作を説明するもの、で、アドレス制御信
号10によって、不揮発性メモリ回路1の2つのアドレ
スにある同一の読出し情報(1)、(21が読出し制御
信号11の能動状態のとき、すなわちパリティチェック
の結果が正しいとき外部データバスに読出される内容を
示す。
第3図は本発明の第2の実施例を示すブロック図である
。第3図に示す第2の実施例に示す以外の部分は第1図
と同様であるので、これら同じ内容についての説明は省
略する。
。第3図に示す第2の実施例に示す以外の部分は第1図
と同様であるので、これら同じ内容についての説明は省
略する。
第1図に示す第1の実施例では不揮発性メモリ回路1の
2つのアドレスに18と・ントを書込む場合について述
べたが、この18ビツトは17ビ・ントですますことも
可能である。
2つのアドレスに18と・ントを書込む場合について述
べたが、この18ビツトは17ビ・ントですますことも
可能である。
すなわち、パリティ発生結果は1ビツトのみで済ますこ
とが出来るので、これを読出す場合は共通に使用するこ
とができる。この場合、8ビ・ントのデータ部に誤りが
ある場合は前記と同様な動作で問題ないが、パリティビ
ットに不良が発生した場合2つのアドレスの内容共、バ
リティ不良となるこのも考えられる。しかしながら、最
初のアドレスで不良となった場合、次のアドレスの内容
を良品とみなすことによりこの問題は容易に救済可能で
ある。なお、データ長は第1および第2の実施例とも8
ビツトで考えたが、これは勿論4ビツトでも16ビツト
でも同様な効果が得られることは明らかである。
とが出来るので、これを読出す場合は共通に使用するこ
とができる。この場合、8ビ・ントのデータ部に誤りが
ある場合は前記と同様な動作で問題ないが、パリティビ
ットに不良が発生した場合2つのアドレスの内容共、バ
リティ不良となるこのも考えられる。しかしながら、最
初のアドレスで不良となった場合、次のアドレスの内容
を良品とみなすことによりこの問題は容易に救済可能で
ある。なお、データ長は第1および第2の実施例とも8
ビツトで考えたが、これは勿論4ビツトでも16ビツト
でも同様な効果が得られることは明らかである。
以上説明したように本発明によれば、同一情報を2つの
番地に記憶させて読出すことにより、著しく信頼性を改
善しうるメモリ内臓集積回路が実現できるという効果が
ある。
番地に記憶させて読出すことにより、著しく信頼性を改
善しうるメモリ内臓集積回路が実現できるという効果が
ある。
第1図は本発明の第1の実施例を示すブロック図、第2
図は第1図の実施例の基本的動作を説明するためのタイ
ムチャート、第3図は本発明の第2の実施例を示すブロ
ック図である。 1・・・・・・不揮発性メモリ回路、2・・・・・・ア
ドレスデコーダ1.3・・・・・・読出し/書込み回路
、4・・・・・・読出し/′書込みバッファ、5・・・
・・・パリティチェッカー7/ジエネレータ、6・・・
・・・アンド回路、10・・・・・・アドレス制御信号
、11・・・・・・読出し制御信号、123第2
ブ ■り (/ J (2)−・・液比り、J漬轍東 2 ゴ
図は第1図の実施例の基本的動作を説明するためのタイ
ムチャート、第3図は本発明の第2の実施例を示すブロ
ック図である。 1・・・・・・不揮発性メモリ回路、2・・・・・・ア
ドレスデコーダ1.3・・・・・・読出し/書込み回路
、4・・・・・・読出し/′書込みバッファ、5・・・
・・・パリティチェッカー7/ジエネレータ、6・・・
・・・アンド回路、10・・・・・・アドレス制御信号
、11・・・・・・読出し制御信号、123第2
ブ ■り (/ J (2)−・・液比り、J漬轍東 2 ゴ
Claims (1)
- 同一情報を2つの番地に記憶するとともにこの記憶され
た情報から生成したパリテイビットを前記2つの番地に
記憶した情報に付加して記憶する手段と、前記2つの番
地のうち一方の番地に記憶した情報を前記パリティビッ
トとともに読出しパリテイチェックする手段と、前記パ
リテイチェックの結果と記憶した状態と異るときは他方
の番地に記憶した情報に切替える手段とを有することを
特徴とするメモリ内蔵集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61210234A JPS6365547A (ja) | 1986-09-05 | 1986-09-05 | メモリ内蔵集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61210234A JPS6365547A (ja) | 1986-09-05 | 1986-09-05 | メモリ内蔵集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6365547A true JPS6365547A (ja) | 1988-03-24 |
Family
ID=16586006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61210234A Pending JPS6365547A (ja) | 1986-09-05 | 1986-09-05 | メモリ内蔵集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6365547A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05241870A (ja) * | 1991-09-13 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | メモリ制御装置および方法 |
JP2011048742A (ja) * | 2009-08-28 | 2011-03-10 | Nec Computertechno Ltd | ミラーリング制御装置、ミラーリング制御回路、ミラーリング制御方法およびそのプログラム |
-
1986
- 1986-09-05 JP JP61210234A patent/JPS6365547A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05241870A (ja) * | 1991-09-13 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | メモリ制御装置および方法 |
JP2011048742A (ja) * | 2009-08-28 | 2011-03-10 | Nec Computertechno Ltd | ミラーリング制御装置、ミラーリング制御回路、ミラーリング制御方法およびそのプログラム |
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