JPS6362066A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6362066A JPS6362066A JP20815886A JP20815886A JPS6362066A JP S6362066 A JPS6362066 A JP S6362066A JP 20815886 A JP20815886 A JP 20815886A JP 20815886 A JP20815886 A JP 20815886A JP S6362066 A JPS6362066 A JP S6362066A
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- Japan
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- recovery time
- signal
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- output device
- control circuit
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
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- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000849798 Nita Species 0.000 description 1
- 241001474791 Proboscis Species 0.000 description 1
- 241001077957 Spilanthes urens Species 0.000 description 1
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Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に中央処理装
置と入出力装置との間の制御信号のリカバリタイムの制
御を行なうマイクロコンビエータに関する。
置と入出力装置との間の制御信号のリカバリタイムの制
御を行なうマイクロコンビエータに関する。
従来、この棟のマイクロフンピユータは、ある命令（例
えば、リード及びライト命令）を行ない。
えば、リード及びライト命令）を行ない。
次に再び同命令（リード及びライト命令）を行なうには
ある一定時間（リカバリタイム）を必要とするため、入
出力装置のリカバリタイムを満足するように各コマンド
における実行時間を計算し、プログラム内にノーオペレ
ージ四ン命令を、必要とする数だけ、挿入することによ
り、ソフトウェア上にて対処を行なっていた。
ある一定時間（リカバリタイム）を必要とするため、入
出力装置のリカバリタイムを満足するように各コマンド
における実行時間を計算し、プログラム内にノーオペレ
ージ四ン命令を、必要とする数だけ、挿入することによ
り、ソフトウェア上にて対処を行なっていた。
上述した従来のマイクロコンピュータは、年々マイクロ
コンピュータが高速化されているため中央処理装置のク
ロックを高速のものに変えただけの場合、演算処理速度
の関係上、入出力装置のりカバリタイムを満足できなく
なるという欠点がある。又、ン７トウェアにより対処し
ているため、その都度プログラムの内容を変える必要が
あシ、修正する箇所が多くなれば修正に喪する時間も多
くなシ、誤修正を行なう恐れもでてくるという欠点もあ
る。
コンピュータが高速化されているため中央処理装置のク
ロックを高速のものに変えただけの場合、演算処理速度
の関係上、入出力装置のりカバリタイムを満足できなく
なるという欠点がある。又、ン７トウェアにより対処し
ているため、その都度プログラムの内容を変える必要が
あシ、修正する箇所が多くなれば修正に喪する時間も多
くなシ、誤修正を行なう恐れもでてくるという欠点もあ
る。
上述した従来のマイクロコンピュータに対し、本発明は
りカバリタイムの長はを決定するタイマとこのタイマの
動作を制御するりカバリタイム制御回路とをマイクロコ
ンピュータ内に用いることにより、マイクロコンピュー
タ内の入出力装置のりカバリタイムを満足するという独
１１」的内容を有する。
りカバリタイムの長はを決定するタイマとこのタイマの
動作を制御するりカバリタイム制御回路とをマイクロコ
ンピュータ内に用いることにより、マイクロコンピュー
タ内の入出力装置のりカバリタイムを満足するという独
１１」的内容を有する。
本発明のマイクロコンピュータは、入出力装置と、この
入出力装置を制御する制御信号を送受信する中央処理装
置とを有するマイクロコンピュータにおいて、前記制御
信号のリカバリタイムの長さを決定するタイマと、前記
制御信号により制御される前記入出力装置が前記リカバ
リタイムを必要とするかしないかに対応して前記タイマ
の動作を制御するリカバリタイム制御回路とを含んでい
る。
入出力装置を制御する制御信号を送受信する中央処理装
置とを有するマイクロコンピュータにおいて、前記制御
信号のリカバリタイムの長さを決定するタイマと、前記
制御信号により制御される前記入出力装置が前記リカバ
リタイムを必要とするかしないかに対応して前記タイマ
の動作を制御するリカバリタイム制御回路とを含んでい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例のブロック図である。
１１ｒｉリ力バリタイム制御回路、１２はウェイト信号
発生回路、１３は中央処理装置、１４１・１４３ｒｉリ
カバリタイムの制御を必要とする入出力装置％ １４２
−１４４はリカバリタイムの制御を必要としない入出力
装置、１５は内部データバス、１６ｒｉ内部アドレスバ
ス、１７はｌ理のオアゲート、１８ｒ′ｉ負論理のアン
ドゲート、１９ｒｉ入出力装置選択用のデコーダ、ウェ
イ２＝号発生回路１２内の１２１ｆｌウ工イト信号のタ
イゴング数を選択するためのセレクタ、１２２は入出力
装置が必要とするウェイト信号のタイミングをカウント
するカウンタである。中央処理装置１３がリード信号Ｒ
Ｄにより入出力装置１４１・１・ｔ２からデータを読み
込む鳩舎を例にして、以下、第１図に示す実施例の動作
を説明する。第３図はこの場合の動作を表わしたタイミ
ング図である。
発生回路、１３は中央処理装置、１４１・１４３ｒｉリ
カバリタイムの制御を必要とする入出力装置％ １４２
−１４４はリカバリタイムの制御を必要としない入出力
装置、１５は内部データバス、１６ｒｉ内部アドレスバ
ス、１７はｌ理のオアゲート、１８ｒ′ｉ負論理のアン
ドゲート、１９ｒｉ入出力装置選択用のデコーダ、ウェ
イ２＝号発生回路１２内の１２１ｆｌウ工イト信号のタ
イゴング数を選択するためのセレクタ、１２２は入出力
装置が必要とするウェイト信号のタイミングをカウント
するカウンタである。中央処理装置１３がリード信号Ｒ
Ｄにより入出力装置１４１・１・ｔ２からデータを読み
込む鳩舎を例にして、以下、第１図に示す実施例の動作
を説明する。第３図はこの場合の動作を表わしたタイミ
ング図である。
中央処理装［１３が内部アドレスバス１６・デコーダ１
９を介しチップセレクト信号σ８１をアクティブとして
リカバリタイムを必要とする入出力装置１４１を１選択
し、内部データバス１５を介してデータを読み込むとき
にリード信号ＲＤを送るが、連続してデータを読み込む
とき単にリード信号π丁を送ったのではりカバリタイム
が満足されないために誤動作する恐れがある。そこで。
９を介しチップセレクト信号σ８１をアクティブとして
リカバリタイムを必要とする入出力装置１４１を１選択
し、内部データバス１５を介してデータを読み込むとき
にリード信号ＲＤを送るが、連続してデータを読み込む
とき単にリード信号π丁を送ったのではりカバリタイム
が満足されないために誤動作する恐れがある。そこで。
リード信号ＲＤのリカバリタイムを満足する様にリード
信号ＲＤのタイミングをとるためのりカバリタイム制御
回路１１を設ける。
信号ＲＤのタイミングをとるためのりカバリタイム制御
回路１１を設ける。
第２図はリカバリタイム制御回路１１の回路図である。
２１ｒｔモノマルチバイブレータであシ、２２はノアゲ
ート、２３はオアゲート、ＶｃｃＬｆｉ篭源である。モ
ノマルチバイブレータ２１において、Ａｉｄ立下シエッ
ジでアクティブの入力信号、Ｂｒｉ立上シエッジでアク
ティブの入力信号、Ｑはアクティブハイの出力信号、Ｑ
はアクティブロウの出力信号である。抵抗Ｒとコンデン
サＣｒｉモノマルチバイブレータ２１に接続され出力信
号Ｑ・ＱのワンシＭ−／トのパルスｍを決定するが、こ
のｌワンシ璽ットのパルス幅をリカバリタイムとして利
用する。
ート、２３はオアゲート、ＶｃｃＬｆｉ篭源である。モ
ノマルチバイブレータ２１において、Ａｉｄ立下シエッ
ジでアクティブの入力信号、Ｂｒｉ立上シエッジでアク
ティブの入力信号、Ｑはアクティブハイの出力信号、Ｑ
はアクティブロウの出力信号である。抵抗Ｒとコンデン
サＣｒｉモノマルチバイブレータ２１に接続され出力信
号Ｑ・ＱのワンシＭ−／トのパルスｍを決定するが、こ
のｌワンシ璽ットのパルス幅をリカバリタイムとして利
用する。
中央処理装置１３からのリード信号π）は、入出力装置
を要求するリクエスト信号ｌ０ＲＱがアクティブになる
ことによりアンドゲート１８を介してリカバリタイム制
御回路１１内に入力側リード信号ＲＤＩとして送られる
。又、入出力装置１４１のチップセレクト信号Ｃ８１ｒ
ｉオアゲート１７を介してリカバリタイム制御回路１１
内にチ、ブセレクト信号Ｃ８として取入れられる。入力
側リード信号ＲＤＩはリカバリタイム制御回路１１内の
チップセレクト信号Ｃ８とノアゲート２２により制御さ
れる。今、チップセレクト信号Ｃ８がアクティブとする
と、モノマルチバイブレーク２１の入力信号Ａの端子が
入力状態になる。入力信号ＡＶ′ｉ立下シエッジにより
出力信号Ｑをアクティブにする。この出力信号はモノマ
ルチバイブレータ２１に接続された抵抗Ｒとコンデンサ
Ｃによりリカバリタイムを決定しておシ、オアゲート２
３と共にアクティブロウである入力側リード信号ＲＤＩ
を制御することによって出力側リード信号ＲＤＯを以ノ
ンアクティブとする。抵抗ＲとコンデンサＣにより決定
されたリカバリタイムが０過すると、出力信号Ｑがノン
アクティブになシ、入力側リード信号ＲＤＩを出力側リ
ード信号ＲＤＯとして出力する。 ′ ウェイト信号発生回路１２は、入出力装置１４１〜１４
４の各々のチップセレクト信号Ｃ８１〜Ｃ８４によりア
クチイブであるチップセレクト信号に対応したウェイト
信号の時間をカウントするカウンタ１２２を含んでいる
。今はリカバリタイム制御回路１１のチップセレクト信
号Ｃ８がアクティブであるため、出力信号Ｑをカウンタ
１２２のイネーブル信号ｇＮとして使用し、イネーブル
信号ＲＮがロウの間はカウンタ１２２のカウントを停止
させると同時にウェイト信号ＷＡＩＴをアクティブとし
、中央処理装置１３ｒｉウエイト状態を続ける。次にイ
ネーブル信号ＥＮがハイとなることによりラエイト信号
ＷＡＩＴがノンアクティブとなシ中央処理装置１３ｒｉ
ウェイト状態を解除する。以上の動作が終了した後、リ
カバリタイム制御回ｊ８１１の出力ｔｉｌｌ ＩＪ−ド
信号几ＤＯがアクティブとなシ、リカバリタイムの制御
を必要とする入出力装置１１４１のリード信号几Ｄ１を
アクティブとし、内部データバス１５を介してデータＤ
ＡＴＡが中央処理装置１３に読み込まれる。
を要求するリクエスト信号ｌ０ＲＱがアクティブになる
ことによりアンドゲート１８を介してリカバリタイム制
御回路１１内に入力側リード信号ＲＤＩとして送られる
。又、入出力装置１４１のチップセレクト信号Ｃ８１ｒ
ｉオアゲート１７を介してリカバリタイム制御回路１１
内にチ、ブセレクト信号Ｃ８として取入れられる。入力
側リード信号ＲＤＩはリカバリタイム制御回路１１内の
チップセレクト信号Ｃ８とノアゲート２２により制御さ
れる。今、チップセレクト信号Ｃ８がアクティブとする
と、モノマルチバイブレーク２１の入力信号Ａの端子が
入力状態になる。入力信号ＡＶ′ｉ立下シエッジにより
出力信号Ｑをアクティブにする。この出力信号はモノマ
ルチバイブレータ２１に接続された抵抗Ｒとコンデンサ
Ｃによりリカバリタイムを決定しておシ、オアゲート２
３と共にアクティブロウである入力側リード信号ＲＤＩ
を制御することによって出力側リード信号ＲＤＯを以ノ
ンアクティブとする。抵抗ＲとコンデンサＣにより決定
されたリカバリタイムが０過すると、出力信号Ｑがノン
アクティブになシ、入力側リード信号ＲＤＩを出力側リ
ード信号ＲＤＯとして出力する。 ′ ウェイト信号発生回路１２は、入出力装置１４１〜１４
４の各々のチップセレクト信号Ｃ８１〜Ｃ８４によりア
クチイブであるチップセレクト信号に対応したウェイト
信号の時間をカウントするカウンタ１２２を含んでいる
。今はリカバリタイム制御回路１１のチップセレクト信
号Ｃ８がアクティブであるため、出力信号Ｑをカウンタ
１２２のイネーブル信号ｇＮとして使用し、イネーブル
信号ＲＮがロウの間はカウンタ１２２のカウントを停止
させると同時にウェイト信号ＷＡＩＴをアクティブとし
、中央処理装置１３ｒｉウエイト状態を続ける。次にイ
ネーブル信号ＥＮがハイとなることによりラエイト信号
ＷＡＩＴがノンアクティブとなシ中央処理装置１３ｒｉ
ウェイト状態を解除する。以上の動作が終了した後、リ
カバリタイム制御回ｊ８１１の出力ｔｉｌｌ ＩＪ−ド
信号几ＤＯがアクティブとなシ、リカバリタイムの制御
を必要とする入出力装置１１４１のリード信号几Ｄ１を
アクティブとし、内部データバス１５を介してデータＤ
ＡＴＡが中央処理装置１３に読み込まれる。
中央処理装置１３がリカバリタイムを必要としない入出
力装置１４２から内部データバス１５を介してデータを
読み込むときは、リカバリタイム制御回路１１のチップ
セレクト信号Ｃ８がノンアクティブであるだめモノマル
チバイブレータ２１もノンアクティブ状態となるため、
スカ側リード信号ＲＤＩがそのまま出力側リード信号Ｒ
ＤＯとして出力され、入出力％置１４２からデータＤ人
ＴＡが中央処理装置１３に読み込まれる。
力装置１４２から内部データバス１５を介してデータを
読み込むときは、リカバリタイム制御回路１１のチップ
セレクト信号Ｃ８がノンアクティブであるだめモノマル
チバイブレータ２１もノンアクティブ状態となるため、
スカ側リード信号ＲＤＩがそのまま出力側リード信号Ｒ
ＤＯとして出力され、入出力％置１４２からデータＤ人
ＴＡが中央処理装置１３に読み込まれる。
第４図は本発明の第二の実施例のブロック図で ′
ある。
ある。
４１１・４１２ｒ！リ力バリタイム制御回路、４２はウ
ェイト信号発生回路、４３は中央処理装置。
ェイト信号発生回路、４３は中央処理装置。
４４１・４４３ｒｉリカバリタイムの制御を必要とする
入出力装置、４４２・４４４はリカバリタイのオアゲー
ト、４８ｒｉ負論理のアンドゲート、４９は入出力装置
選択用のデコーダ、ウェイト信号発生回路４２内の４２
１ｒ！ウ工イト信号のタイミング数を選択するためのセ
レクタ、４２２ｒｉ入出力装置が必要とするウェイト信
号のタイミングをカウントするカウンタである。
入出力装置、４４２・４４４はリカバリタイのオアゲー
ト、４８ｒｉ負論理のアンドゲート、４９は入出力装置
選択用のデコーダ、ウェイト信号発生回路４２内の４２
１ｒ！ウ工イト信号のタイミング数を選択するためのセ
レクタ、４２２ｒｉ入出力装置が必要とするウェイト信
号のタイミングをカウントするカウンタである。
リカバリタイムを必要とする入出力装置４４１・４４３
が選択され、中央処理装置４３が入出力装置４４１・４
４３からデータを読み込むときにリード信号ＲＤのタイ
ばングをとるためのリカバリタイム制御回路４１１・４
１２を設ける。リカバリタイム制御回路４１１・４１２
とウェイト信号発生回路、４２の動作原理は第一の実施
例ておけると同様である。この実施例ではそれぞれ異な
ったりカバリタイムの制御を必要とする入出力装置のそ
れぞれのリカバリタイムを満足する様に入出力装置のそ
れぞれにリカバリタイム制御回路を設ける事により、そ
れぞれの入出力装置に最適なリカバリタイムを設定する
事ができる利点がある。
が選択され、中央処理装置４３が入出力装置４４１・４
４３からデータを読み込むときにリード信号ＲＤのタイ
ばングをとるためのリカバリタイム制御回路４１１・４
１２を設ける。リカバリタイム制御回路４１１・４１２
とウェイト信号発生回路、４２の動作原理は第一の実施
例ておけると同様である。この実施例ではそれぞれ異な
ったりカバリタイムの制御を必要とする入出力装置のそ
れぞれのリカバリタイムを満足する様に入出力装置のそ
れぞれにリカバリタイム制御回路を設ける事により、そ
れぞれの入出力装置に最適なリカバリタイムを設定する
事ができる利点がある。
以上ｌ説明したように本発明は、マイクロコンピュータ
内にリカバリタイム制御回路を設けることにより、中央
処理装置をクロックが高速のものに変えてもリカバリタ
イムを意識する必要がなく。
内にリカバリタイム制御回路を設けることにより、中央
処理装置をクロックが高速のものに変えてもリカバリタ
イムを意識する必要がなく。
ソフトウェア上においてもリカバリタイムにかかわるプ
ログラムの内容を変更する必要がなくなるという効果が
あシ、また、プログラム修正によるミスもなくなシ、修
正のための時間も要しないという効果がある。
ログラムの内容を変更する必要がなくなるという効果が
あシ、また、プログラム修正によるミスもなくなシ、修
正のための時間も要しないという効果がある。
第１図は本発明の第一の実施例のブロック図、第３図ｒ
ｔ第１図に示す実施例の動作を表すタイばング図、 第４図は本発明の第二の実施ｆｉｌのブロック図である
。 １１・４１１・４１２・・・・・・リカバリタイム制御
回路、１２・４２・・・・・・ウェイト信号発生回路、
１３・４３・・・・・・中央処理装置、１５−４５・・
・・・・内部データバス、１６・４６・・・・・・内部
アドレスバス。 １９・４９・・・・・・デコーダ、１２１・４２１・・
・・・・セレクタ、１２２−４２２・・・・・・カウン
タ、１４１〜１４４・４４１〜４４４・・・・・・入出
力装置。 代理人 弁理士 内 原 晋、パ′シζ、−７ ２１： モノ？）ｌ／チ八へイフ゛νゴダ ど２
：ノアゲートｚ３： オアケート Ｖ
。、：電源と５＝ ＋ラフ１じレクＦｆ菖う
ｌτＳＥｒ： リセットイ色どりλう５７１入力“仮
Ｉｌｌへド゛づうし１ラ ンｒＤｌ）：
出カイ臀り１八トイｔ；ｔシＡ、β：モノ〃吻仔７
゛νシろＮ力位５ ρ、ｉ：モノＺルづノＣイフ゛し一
タ出カイｔ５Ｅｔにイネーブルイ’ｊｘ”５ 箔２図 ＬＫ αＫ ： りＱｖクイ感−ワ 潤
： 入出力ＡｋＬす２１ズトイき号１ＭＴ４二 ｆ’ニ
タ πＩＩＴ： ラ
エイトイ畜うＺ３ 二 ＋７７１ヒレクトイ”１；、
号＾ｂ１ ： λＩイ剖リすド信η 、七５
ｉ： 出ガイシ１リート信−５７Ｉ ： ぞλンルチ
Ｘイアｂ−タλカルラ ａ、ｙ： モＪカ吐へ°イ
１′し７出力信う箭３図
ｔ第１図に示す実施例の動作を表すタイばング図、 第４図は本発明の第二の実施ｆｉｌのブロック図である
。 １１・４１１・４１２・・・・・・リカバリタイム制御
回路、１２・４２・・・・・・ウェイト信号発生回路、
１３・４３・・・・・・中央処理装置、１５−４５・・
・・・・内部データバス、１６・４６・・・・・・内部
アドレスバス。 １９・４９・・・・・・デコーダ、１２１・４２１・・
・・・・セレクタ、１２２−４２２・・・・・・カウン
タ、１４１〜１４４・４４１〜４４４・・・・・・入出
力装置。 代理人 弁理士 内 原 晋、パ′シζ、−７ ２１： モノ？）ｌ／チ八へイフ゛νゴダ ど２
：ノアゲートｚ３： オアケート Ｖ
。、：電源と５＝ ＋ラフ１じレクＦｆ菖う
ｌτＳＥｒ： リセットイ色どりλう５７１入力“仮
Ｉｌｌへド゛づうし１ラ ンｒＤｌ）：
出カイ臀り１八トイｔ；ｔシＡ、β：モノ〃吻仔７
゛νシろＮ力位５ ρ、ｉ：モノＺルづノＣイフ゛し一
タ出カイｔ５Ｅｔにイネーブルイ’ｊｘ”５ 箔２図 ＬＫ αＫ ： りＱｖクイ感−ワ 潤
： 入出力ＡｋＬす２１ズトイき号１ＭＴ４二 ｆ’ニ
タ πＩＩＴ： ラ
エイトイ畜うＺ３ 二 ＋７７１ヒレクトイ”１；、
号＾ｂ１ ： λＩイ剖リすド信η 、七５
ｉ： 出ガイシ１リート信−５７Ｉ ： ぞλンルチ
Ｘイアｂ−タλカルラ ａ、ｙ： モＪカ吐へ°イ
１′し７出力信う箭３図
Claims (1)
- 入出力装置と、この入出力装置を制御する制御信号を送
受信する中央処理装置とを有するマイクロコンピュータ
において、前記制御信号のリカバリタイムの長さを決定
するタイマと、前記制御信号により制御される前記入出
力装置が前記リカバリタイムを必要とするかしないかに
対応して前記タイマの動作を制御するリカバリタイム制
御回路とを含むことを特徴とするマイクロコンピュータ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20815886A JPS6362066A (ja) | 1986-09-03 | 1986-09-03 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20815886A JPS6362066A (ja) | 1986-09-03 | 1986-09-03 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362066A true JPS6362066A (ja) | 1988-03-18 |
Family
ID=16551612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20815886A Pending JPS6362066A (ja) | 1986-09-03 | 1986-09-03 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362066A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141741A (en) * | 1981-02-25 | 1982-09-02 | Fujitsu Ltd | Input and output control system |
-
1986
- 1986-09-03 JP JP20815886A patent/JPS6362066A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141741A (en) * | 1981-02-25 | 1982-09-02 | Fujitsu Ltd | Input and output control system |
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