JPS603658B2 - Digital protection control device - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル計算機によりプロセスの保護制御
を行なうディジタル保護制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital protection control device that performs process protection control using a digital computer.

近年、ミニコンピュータやマイクロコンピュータの発達
によって、これらの小型ディジタル計算機はプロセスの
保護制御用に広範囲に使われ始めている。In recent years, with the development of minicomputers and microcomputers, these small digital computers have begun to be widely used for process protection and control.

このような保護制御用に用いられる小型ディジタル計算
機においては、保護制御の面から高速処理を要求される
ことが多い。この要求に答えるためには、中央演算処理
装置（以下ＣＰＵと呼ぶ）の処理速度を上げると共に、
周辺装置、とりわけ記憶装置（メモリ）の応答速度を上
げる必要がある。ＣＰＵの処理速度は、ＮチャンネルＭ
ＯＳ型やバィポーラ型ＩＣの採用によって数１皿ｓ〜数
１０伍ものオーダーであるのに対し、メモリの応答速度
は、半導体メモリを例に採ると、その種類に応じて数１
仇Ｓ〜数仏ｓと幅広い範囲にある。このようなＣＰＵと
メモリを組み合わせてディジタル計算機を構成するとき
、保護制御装置の機能や用途によっては応答速度の遅い
種類のメモリを使わざるを得ない場合がある。In small digital computers used for such protection control, high-speed processing is often required from the viewpoint of protection control. In order to meet this demand, we must increase the processing speed of the central processing unit (hereinafter referred to as CPU), and
It is necessary to increase the response speed of peripheral devices, especially storage devices (memory). The processing speed of the CPU is N channel M
While the response speed of memory is on the order of several seconds to several tens of seconds due to the adoption of OS type or bipolar type ICs, the response speed of memory, taking semiconductor memory as an example, is on the order of several tens of seconds depending on the type.
There is a wide range from Enemy S to Subutsu S. When configuring a digital computer by combining such a CPU and memory, it may be necessary to use a type of memory with a slow response speed depending on the function and purpose of the protection control device.

このような場合、ディジタル計算機の処理速度は自ずと
、メモリの応答速度に支配されることになり、高速のＣ
ＰＵを用いたとしてもその高速性を充分に発揮できずデ
ィジタル計算機の処理速度をＣＰＵの性能以下に落して
いるのが現状である。このような例のいくつかを以下に
述べる。通常、ディジタル計算機においては保護制御用
に組まれたプログラムは変更の必要がないので、読み出
し専用メモリ（ＲＯＭ）に、そして、可変データは読み
出し、書き込みを自由に行なえるように読み書きの自由
なメモリ（ＲＡＭ）に記憶される。In such a case, the processing speed of a digital computer will naturally be dominated by the response speed of the memory, and the high-speed C
Even if a PU is used, its high speed cannot be fully demonstrated, and the processing speed of digital computers is currently lower than the performance of the CPU. Some such examples are discussed below. Normally, in digital computers, the programs built for protection control do not need to be changed, so they are stored in read-only memory (ROM), and variable data is stored in read-write memory so that they can be read and written freely. (RAM).

プログラムの記憶用にＲＯＭを使用する理由は、電源が
喪失しても記憶内容を失なわないためであってＲＡＭに
記憶させた場合は、電源の喪失によって記憶内容が失な
われるからである。このＲＯＭには、メモリー製造時に
記憶内容を確定させるもの（マスクＲＯＭ）とユーザー
によるプログラム可能なもの（ＰＲＯＭ）があり、更に
、ＰＲＯＭには、記憶内容の消去可能なもの（ＥＰＲＯ
Ｍ）と、そうでないものとがある。The reason why a ROM is used to store programs is so that the stored contents will not be lost even if the power is lost, whereas if the program is stored in a RAM, the stored contents will be lost if the power is lost. There are two types of ROMs: mask ROM, whose memory contents are determined during memory manufacturing, and programmable ROM (PROM), which can be programmed by the user.
M) and others that are not.

これらのＲＯＭのうち、消去不可能なＲＯＭを使用する
場合は記憶内容の変更が必要になったとすると、新たな
ＲＯＭに書き込まねばならず非常に不経済である。しか
し、ＥＰＲＯＭを使用した場合、記憶内容の変更は、通
常、紫外線または電気的に全記憶内容を消去したのち、
再度書き込むことにより可能である。この変更は何度も
可能であるので素子にむだがなく経済的である。しかし
ながらＥＰＲＯＭの応答速度は、通常、消去不可能なＲ
ＯＭのそれより遅く、高度のＣＰＵを用いる場合には、
ＣＰＵの処理速度をおとして用いなければならない。ま
た、データは読み出し、書き込みとも可能なようにＲＡ
Ｍに記憶されるが、ＲＡＭは電源の喪失により記憶内容
を失なう。Among these ROMs, when a non-erasable ROM is used, if the stored contents need to be changed, the data must be written to a new ROM, which is extremely wasteful. However, when using EPROM, the memory contents are usually changed after erasing all the memory contents using ultraviolet light or electrically.
This is possible by rewriting. Since this change can be made many times, it is economical and does not waste the device. However, the response speed of EPROM is usually limited by the non-erasable R
When using a CPU that is slower and more advanced than that of OM,
The processing speed of the CPU must be reduced. In addition, data can be read and written to the RA
However, RAM loses its memory contents due to loss of power.

それ故、通常、ディジタル計算機はバックアップ用の電
源をもつが、これは装置が大掛りとなる。この電源喪失
時の揮発性を解決するＲＡＭとして、不揮発性ＲＡＭと
呼ばれるものがある。この不揮発性ＲＡＭは、通常は普
通のＲＡＭと全く同じ働きをするが、電源が喪失した場
合でも、内容を記憶しておくことができ、電源が回復す
れば、電源喪失前の状態にもどることが可能である。し
かしながら現状ではこの不揮発性ＲＡＭの応答速度は遅
く、高速のＣＰＵを用いる場合は処理速度を落して用い
なければならない。以上のように、応答速度の遅いメモ
リを「高速処理の可能なＣＰＵと組み合わせてディジタ
ル計算機を構成するときには、ＣＰＵの処理速度を落と
さねばならず、ＣＰＵの高速処理の性能が十分発揮でき
ない。Therefore, digital computers usually have a backup power source, but this requires a large-scale device. There is a RAM called non-volatile RAM that solves the problem of volatility when power is lost. This non-volatile RAM normally works exactly like regular RAM, but it can remember its contents even if power is lost, and when power is restored, it can return to the state it was in before power was lost. is possible. However, at present, the response speed of this nonvolatile RAM is slow, and when a high-speed CPU is used, the processing speed must be reduced. As mentioned above, when a digital computer is constructed by combining memory with a slow response speed with a CPU capable of high-speed processing, the processing speed of the CPU must be reduced, and the high-speed processing performance of the CPU cannot be fully utilized.

それゆえ、高速処理を必要とする保護制御装置では、応
答速度の遅いメモリは使用できなかった。本発明は、以
上の点を鑑み、応答速度の遅いメモリを使用する場合で
も、演算処理装置の処理速度をおとすことなく、高速処
理可能なディジタル保護制御装置を提供することを目的
とする。Therefore, memory with slow response speed cannot be used in protection control devices that require high-speed processing. In view of the above points, it is an object of the present invention to provide a digital protection control device that can perform high-speed processing without reducing the processing speed of an arithmetic processing unit even when a memory with a slow response speed is used.

第１図は本発明の一実施例を示す。第１図において、保
護制御対象プロセスの状態量は、入力レジスタ５を介し
てＲＡＭ３に直接、一定周期で書き込まれる。このＲＡ
Ｍ３は応答速度が遠く、ＣＰＵＩの処理速度に追従可能
なメモリである。また、前記書き込みは、入力制御回路
４によって制御される。保護制御用のプログラムはＥＰ
ＲＯＭＩＯに記憶されるが、このＥＰＲＯＭＩ川ま紫外
線による消去が可能な応答速度の遅いメモリである。Ｅ
ＰＲＯＭＩＯの内容はメモリ転送制御回路９の制御によ
って前記ＲＡＭ３に書き込まれる。ＣＰＵＩは前詐取Ａ
Ｍ３に記憶されているプロセス状態量とプログラムをコ
モンバス６を介して取り入れ、保護制御を行なうが、Ｒ
ＡＭ３の読み出し、書き込みの制御は、ＣＰＵＩからの
制御信号により制御されるメモリコントロールユニット
（ＭＣＵ）２によって行なわれる。以上、ＭＣＵ２，Ｒ
ＡＭ３、メモリ転送制御回路９、ＥＰＲＯＭＩＯがメモ
リ部２０を構成する。ＣＰＵＩのプログラム処理結果は
前記コモンバス６を介して、出力レジスタ８に入力され
る。この出力レジスタ８はＣＰＵＩからの制御信号によ
り制御されるデバイスコント。−ルユニット（ＤＯＵ）
７により制御される。プログラム処理結果は、出力レジ
スタ８から外部出力装置に出力されるとともに、出力デ
コーダ１２に入力される。この出力デコーダー２はプロ
グラム処理結果をデコードして、このプログラム処理結
果が保護制御対象プロセスの定常状態を示すときは“０
”を、又、異常状態を示すときは“１”を出力し、フリ
ツプフロツプ（Ｆ・Ｆ）１１のセット端子Ｓに入力する
。このＦ・ＦＩＩのリセット端子Ｒは、保護制御対象プ
ロセスが異常状態になり、その異常状態を保護制御装置
が処置をして、定常状態にもどったとき外部装置からの
制御終了信号“１”を入力し、その他のときは“０”を
入力している。Ｆ・ＦＩＩは、Ｓ入力及びＲ入力が“０
”から“１”の変化により、各々Ｑ及びＱ出力が“１”
となる。Ｆ・ＦＩＩのＱ出力は、タイミングジエネレー
タ１３の出力Ｃ２とともにＯＲゲート１５に入力し、Ｏ
Ｒゲート１５の出力は、ＣＰＵＩのクロック駆動信号と
して、ＣＰＵＩに入力する。このクロック駆動信号は“
１”のときクロックを駆動する。Ｆ・ＦＩＩのＱ出力は
、タイミングジェネレータ１３の出力ＣＩとともにＡＮ
Ｄゲート１ ４に入力しかつ、タイミングジエネレータ
１３の出力Ｃ３とともにＡＮＤゲート１６に入力する。
ＡＮＤゲート１４と１６の出力は、各々前記入力制御回
路４と前記メモリ転送制御回路９の制御を行ない、出力
“１”でイネーブルとなる。ここで、保護制御対象プロ
セスが定常状態にあるときの第１図の実施例の応動説明
を第２図を用し、て行なう。FIG. 1 shows an embodiment of the invention. In FIG. 1, the state quantity of the process to be protected and controlled is written directly to the RAM 3 via the input register 5 at regular intervals. This R.A.
M3 is a memory that has a long response speed and can follow the processing speed of the CPUI. Further, the writing is controlled by the input control circuit 4. The program for protection control is EP
The data is stored in the ROMIO, but this EPROMI is a memory with a slow response speed that can be erased by ultraviolet light. E
The contents of PROMIO are written into the RAM 3 under the control of the memory transfer control circuit 9. CPUI is a pre-fraud A
The process state quantities and programs stored in M3 are taken in via the common bus 6 to perform protection control.
Reading and writing of AM3 is controlled by a memory control unit (MCU) 2 controlled by control signals from the CPUI. Above, MCU2,R
AM3, memory transfer control circuit 9, and EPROMIO constitute a memory section 20. The program processing result of the CPUI is input to the output register 8 via the common bus 6. This output register 8 is a device controller controlled by a control signal from the CPUI. -Le unit (DOU)
7. The program processing result is output from the output register 8 to an external output device and is also input to the output decoder 12. This output decoder 2 decodes the program processing result, and when the program processing result indicates a steady state of the process subject to protection control, it is “0”.
”, or outputs “1” to indicate an abnormal state, and inputs it to the set terminal S of the flip-flop (F・F) 11.The reset terminal R of this F・FII The protection control device takes care of the abnormal condition and inputs the control end signal “1” from the external device when it returns to the steady state, and inputs “0” in other cases.F・FII has S input and R input “0”
” to “1”, the Q and Q outputs become “1” respectively.
becomes. The Q output of F.FII is input to the OR gate 15 together with the output C2 of the timing generator 13, and the
The output of the R gate 15 is input to the CPUI as a clock drive signal for the CPUI. This clock drive signal is “
1”, the clock is driven.The Q output of F/FII is output from the AN along with the output CI of the timing generator 13.
It is input to the D gate 14 and is also input to the AND gate 16 together with the output C3 of the timing generator 13.
The outputs of the AND gates 14 and 16 control the input control circuit 4 and the memory transfer control circuit 9, respectively, and are enabled when the output is "1". Here, the response of the embodiment shown in FIG. 1 when the process to be protected and controlled is in a steady state will be explained using FIG. 2.

第２図のａはタイミングジェネレータ１３のＣＩ端子出
力波形ｂはＣ２端子出力波形、ｃはＣ３端子出力波形で
ある。タイミングジェネレータ１３は、例えばシリアル
イン・パラレルアウト用のＩＣ素子で構成でき、周期Ｔ
は保護制御対象プロセスの制御の必要性から決まってく
る。プロセスの定常状態では出力デコーダ１２の出力が
“０”、制御終了の信号も“０”であるので、Ｆ・ＦＩ
ＩのＱ出力は“０”、Ｑ出力は“１”である。故に、Ａ
ＮＤゲート１４の出力とＡＮＤゲート１６の出力は、各
々ａとｃの出力波形と同じになる。従って入力制御回路
とメモリ転送制御回路の制御は各々ａとｃのタイミング
で行なわれ、プロセス状態量のＲＡＭ３への書き込みは
ら〜しの期間、又、ＥＰＲＯＭＩＯからＲＡＭ３へのプ
ログラムの転送はｔ２〜上３の期間行なわれる。又、Ｏ
Ｒゲート１５の出力はｂの波形となり、クロック駆動信
号が“１”のときクロック駆動のため、ＣＰＵＩはｂの
タイミングでｔ，〜ｔ２の期間、保護制御用プログラム
の処理を行なう。このように、プロセスの定常状態では
、プロセス状態量のＲＡＭ３への書き込みとＲＡＭ３に
記憶されたプログラムの処理によるＲＡＭ３の使用時間
外のＲＡＭ３の空き時間を利用して、低速のＥＰＲＯＭ
ＩＯから高速のＲＡＭに一定周期でプログラムを転送す
る。In FIG. 2, a is the CI terminal output waveform of the timing generator 13, b is the C2 terminal output waveform, and c is the C3 terminal output waveform. The timing generator 13 can be composed of, for example, a serial-in/parallel-out IC element, and has a period T.
is determined by the necessity of controlling the process to be protected and controlled. In the steady state of the process, the output of the output decoder 12 is "0" and the control end signal is also "0", so the F・FI
The Q output of I is "0" and the Q output is "1". Therefore, A
The output of the ND gate 14 and the output of the AND gate 16 are the same as the output waveforms of a and c, respectively. Therefore, the control of the input control circuit and the memory transfer control circuit is performed at timings a and c, respectively, and the writing of the process state quantity to RAM3 is performed during the initial period, and the transfer of the program from EPROMIO to RAM3 is performed from t2 to the upper period. It will be held for a period of 3. Also, O
The output of the R gate 15 has a waveform b, and when the clock drive signal is "1", the CPU is clock driven, so the CPU processes the protection control program for a period from t to t2 at the timing b. In this way, in the steady state of the process, the low-speed EPROM is
Transfer programs from IO to high-speed RAM at regular intervals.

この転送によって、ＣＰＵ１は高速のＲＡＭ３に記憶さ
れたプログラムを使い、プ。By this transfer, the CPU 1 uses the program stored in the high-speed RAM 3 to execute the program.

グラム処理を高速に行なうことが可能であると同時にＲ
ＡＭの記憶内容が雑音などによって変化しても常に正し
く書き変えられるので、高信頼度のディジタル保護制御
装置にすることができる。次に、保護制御対象プロセス
が異常状態になったときの第１図の実施例の応動説明を
第３図で行なう。第３図のｄはＡＮＤゲート１４の出力
波形であり、入力制御回路４の制御波形である。It is possible to perform gram processing at high speed, and at the same time, R
Even if the memory contents of the AM change due to noise or the like, they can always be rewritten correctly, making it possible to provide a highly reliable digital protection control device. Next, the response of the embodiment shown in FIG. 1 when the process to be protected and controlled becomes abnormal will be explained with reference to FIG. 3. 3d is the output waveform of the AND gate 14, which is the control waveform of the input control circuit 4. In FIG.

ｅはタイミングジェネレータ１３のＣ２出力波形、ｆ‘
ま出力デコーダ１２の出力波形、ｇはＦ・ＦＩＩのＱ出
力波形ｈはＯＲゲート１５の出力波形であり、ＣＰＵＩ
の制御波形、ｉは制御終了信号の波形、そしてｉはＡＮ
Ｄゲート１ ６の出力波形であり、メモリ転送制御回路
の制御波形である。第３図においてｄに示すし〜Ｌの期
間、プロセスの状態量はＲＡＭ３に書き込まれる。続い
てｅに示すｔ，〜ｔ４の期間ＣＰＵＩは、ら〜ｔ，にＲ
ＡＭ３に書き込まれたプロセスの状態量を、ＲＡＭ３に
記憶されているプログラムを用いて処理する。この処理
の結果、プロセスの状態が異常と判定されると、ＣＰＵ
Ｉの処理結果が外部出力装置に出力されて、外部制御装
置により必要な措置がとられるが、更に詳細なプロセス
状態の判定や、引き続いて取られるべき必要な措置の判
定のために、ＣＰＵＩは引き続きプログラム処理を行な
う。この様子を第３図のｆ〜ｈに示す。ＣＰＵＩの処理
結果は外部出力装置に出力されるとともに出力デコーダ
１２に入力されて、デコードされる。そしてプロセスの
異常のために、ｆに示す上２〜ｔ３の期間出力デコーダ
１２は“１”を出力する。この出力はＦ・ＦＩＩのＳ端
子に入力し、その結果Ｑ出力はｇに示すように“１”に
なり、Ｑ出力は“０”となる。Ｆ・ＦＩＩのこの状態は
Ｒ端子に“１”が入力するまで続く。Ｑ出力が“１”で
あるために、ＯＲゲート１５の出力は、時刻Ｌ‘こおい
てＣ２出力が“０”になるにもかかわらず、ｈに示すよ
うに“１”を出し続けるので、ＣＰＵはプログラム処理
を続けることができる。一方、Ｑ出力は“０”の状態を
続けることになるのでＡＮＤゲート１４と１６の出力は
それぞれｄとｊに示すように“０”の状態を続ける。従
って、入力制御回路４及びメモリ転送制御回路９はその
期間働くことができない。プロセスの異常状態に必要な
措置が全てとられ、プロセスが定常状態にもどると、制
御装置から制御終了信号がｉに示す時刻ｔ５において出
力される。この制御終了信号は、Ｆ・ＦＩＩのＲ端子に
入力してＱ出力を“０”、Ｑ出力を“１”にする。その
結果、ｈに示すように、ＯＲゲート１５の出力が“０”
となり、ＣＰＵＩのプログラム処理は終了し、又Ｑ出力
が“１”となったのでＡＮＤゲート１６出力は、Ｃ３端
子からの入力に依ることになりｉに示すように時刻ｔ５
において“１”となって、プログラム転送を開始する。
このように、プロセスが異常状態になったときは、プロ
セス状態量のＲＡＭ３への書き込みも又低速のＲＯＭか
ら高速のＲＡＭへのプログラム転送も行なわずに、処理
プログラムを高速のＲＡＭを用いて行なうことにより、
プロセスの保護制御を高速に行なうことができ、プロセ
スの定常化によりプログラム転送を開始する。e is the C2 output waveform of the timing generator 13, f'
g is the output waveform of the output decoder 12, g is the Q output waveform of F/FII, h is the output waveform of the OR gate 15, and
control waveform, i is the waveform of the control end signal, and i is AN
This is the output waveform of the D gate 16, and is the control waveform of the memory transfer control circuit. During the period from d to L in FIG. 3, the state quantity of the process is written to the RAM 3. Subsequently, the CPUI during the period t, ~t4 shown in e is R at ~t,
The state quantity of the process written in AM3 is processed using the program stored in RAM3. As a result of this processing, if the process status is determined to be abnormal, the CPU
The processing results of I are output to an external output device, and necessary measures are taken by the external control device. However, in order to determine the process status in more detail and the necessary measures to be taken subsequently, the CPU Continue program processing. This state is shown in f to h of FIG. The processing result of the CPUI is output to an external output device and is also input to the output decoder 12 and decoded. Due to an abnormality in the process, the output decoder 12 outputs "1" during the period 2 to t3 shown in f. This output is input to the S terminal of F.FII, and as a result, the Q output becomes "1" as shown in g, and the Q output becomes "0". This state of F.FII continues until "1" is input to the R terminal. Since the Q output is "1", the output of the OR gate 15 continues to output "1" as shown in h even though the C2 output becomes "0" at time L'. The CPU can continue processing the program. On the other hand, since the Q output continues to be in the "0" state, the outputs of AND gates 14 and 16 continue to be in the "0" state as shown at d and j, respectively. Therefore, input control circuit 4 and memory transfer control circuit 9 cannot work during that period. When all necessary measures for the abnormal state of the process have been taken and the process returns to a steady state, a control end signal is output from the control device at time t5 indicated by i. This control end signal is input to the R terminal of the F/FII to set the Q output to "0" and the Q output to "1". As a result, the output of the OR gate 15 becomes “0” as shown in h.
As a result, the CPU program processing has ended, and since the Q output has become "1", the AND gate 16 output depends on the input from the C3 terminal, and as shown in i, the output of the AND gate 16 is at time t5.
becomes "1" and starts program transfer.
In this way, when the process is in an abnormal state, the processing program is executed using the high-speed RAM without writing the process state quantity to RAM3 or transferring the program from the low-speed ROM to the high-speed RAM. By this,
Process protection control can be performed at high speed, and program transfer can be started when the process becomes steady.

以上説明したように、本構成によれば、応答速度の遅い
メモリをプログラム記憶用に使用したとしても、応答速
度の速いＲＡＭが使用されていない時に、この高速のＲ
ＡＭにプログラムを書き込むことによって、ＣＰＵの実
質の処理速度をおとすことなく、ディジタル保護制御装
置の高速処理が可能である。As explained above, according to this configuration, even if a memory with a slow response speed is used for program storage, when a RAM with a fast response speed is not in use, the high-speed RAM
By writing a program into the AM, high-speed processing of the digital protection control device is possible without reducing the actual processing speed of the CPU.

次に、本発明の他の実施例について説明する。Next, other embodiments of the present invention will be described.

第４図は第１図におけるメモリ部２０の他の実施例であ
り、保護制御用ディジタル計算機の他の構成要素は第１
図に同じであるので説明を省略する。第４図において、
保護制御対象プロセスの状態量は応答速度の速いＲＡＭ
３に直接書き込まれ、保護制御用のプログラムは応答速
度の遠いＲＯＭＩＯ′に記憶される。FIG. 4 shows another embodiment of the memory section 20 in FIG. 1, and the other components of the protection control digital computer are the first
Since it is the same as shown in the figure, the explanation will be omitted. In Figure 4,
The state quantity of the process to be protected and controlled is stored in RAM with fast response speed.
The program for protection control is stored in ROMIO', which has a far response speed.

これらのＲＡＭ３とＲＯＭＩＯ′はＭＣＵ２によって制
御される。不揮発性ＲＡＭ３′は、応答速度は遅いが電
源喪失時にもその内容を矢なわないＲＡＭであり、プロ
セスの保護制御上の設定値を記憶する。この不揮発性Ｒ
ＡＭ３′の内容はメモリ転送制御回路９の制御によって
前記ＲＡＭ３に書き込まれる。本構成例のディジタル計
算機の制御は、第２図及び第３図に示すタイミングと全
く同一のタイミングで制御を行なうことができるので、
第４図におけるメモリ転送制御回路９の制御は第２図に
おけるｃ及び第３図におけるｉのように行なわれる。従
って、プロセスの定常状態ではプロセス状態量のＲＡＭ
３への書き込みとＲＡＭ３′に記憶されたプログラム処
理とによるＲＡＭ３の使用時間外のＲＡＭ３の空き時間
を利用して、低速の不揮発性ＲＡＭ３′の内容が高速の
ＲＡＭ３に転送される。そしてプロセスの異常状態では
この転送を行なわない。以上説明したように、本構成に
よれば、応答速度の遅いメモリを設定値記憶用に使用し
たとしても、応答速度の速いＲＡＭが使用されていない
時にこの高速のＲＡＭに設定値を書き込むことによって
ＣＰＵの実質の処理速度をおとすことなく、ディジタル
保護制御装置の高速処理が可能である。These RAM3 and ROMIO' are controlled by MCU2. The non-volatile RAM 3' is a RAM that has a slow response speed but does not change its contents even when power is lost, and stores set values for process protection control. This non-volatile R
The contents of AM3' are written into the RAM 3 under the control of the memory transfer control circuit 9. Since the digital computer of this configuration example can be controlled at exactly the same timing as shown in FIGS. 2 and 3,
The control of the memory transfer control circuit 9 in FIG. 4 is performed as shown in c in FIG. 2 and i in FIG. 3. Therefore, in the steady state of the process, the process state quantity RAM
The contents of the low-speed non-volatile RAM 3' are transferred to the high-speed RAM 3 by utilizing the free time of the RAM 3 outside the usage time of the RAM 3 due to writing to the RAM 3' and processing of programs stored in the RAM 3'. This transfer is not performed when the process is in an abnormal state. As explained above, according to this configuration, even if a memory with a slow response speed is used for storing setting values, the setting values can be written to the RAM with a fast response speed when the RAM with a fast response speed is not in use. The digital protection control device can perform high-speed processing without reducing the actual processing speed of the CPU.

以上、第１図および第４図に示した本発明の実施例にお
いては、プロセス状態量の高速ＲＡＭへの書き込みがＣ
ＰＵのプログラム処理の間には行なわれない、いわゆる
バーストモードでのダイレクトメモリアクセス（ＤＭＡ
）で説明した。As described above, in the embodiment of the present invention shown in FIGS. 1 and 4, writing of the process state quantity to the high-speed RAM is
Direct memory access (DMA) in so-called burst mode, which is not performed during PU program processing.
) explained.

このバーストモードは大量の入力を処理する場合に使わ
れるが通常はＣＰＵの処理能力をあげるためにプロセス
状態の高速ＲＡＭへの書き込みと、ＣＰＵのプログラム
処理を並行して行なうサイクルスチールモ−ドでＤＭＡ
が使われる。次に、このサイクルスチールモードでのＤ
ＭＡを行なう場合の実施例を示す。第５図に本発明の他
の実施例を示す。This burst mode is used when processing a large amount of input, but it is usually a cycle steal mode that writes the process state to high-speed RAM and processes the CPU program in parallel to increase the processing power of the CPU. D.M.A.
is used. Next, D in this cycle steal mode
An example in which MA is performed will be shown. FIG. 5 shows another embodiment of the invention.

第５図において、第１図と同一番号に該当するものは、
第１図に同一の構成要素を示すので、以下の説明では省
略する。入力制御回路４′はサイクルスチールモードで
のＤＭＡを行なう制御回路であって、ＣＰＵＩからＲＡ
Ｍ３を使用しているかどうかの信号を受けて、入力レジ
スタ５、ＲＡＭ３及びＭＣＵ２を制御する。このＤＭＡ
は、一定周期で行なわれようとするが、ＣＰＵがＲＡＭ
３を使用しているときは、その終了までＤＭＡ起動は待
たされる。逆に、ＤＭＡが行なわれているときに、ＣＰ
ＵＩからＲＡＭ３使用の要求が出たときは、ＤＭＡ起動
中に出されるＭＣＵ２のインヒビツト信号によって、Ｃ
ＰＵＩは待たされる。このように、先行優先の形でサイ
クルスチールモードのＤＭＡを行なうことができる。タ
イミングジエネレータ１３′は、第６図に示す周期Ｔの
タイミング波形を出力し、前記入力制御回路４′とＣＰ
ＵＩとメモリ転送制御回路９を制御する基本信号を発生
する。このタイミングジェネレータ１３′のＣＩ出力端
子の出力はＦ・ＦＩＩのＱ出力とともにＯＲゲート１５
に入力し、ＯＲゲート１５の出力が前記入力制御回路４
′とＣＰＵＩの制御信号になる。また、タイミングジェ
ネレータ１３のＣ２出力端子の出力はＦ・ＦＩＩのＱ出
力とともにＡＮＤゲート１６に入力し、ＡＮＤゲート１
６の出力がメモリ転送制御回路９の制御信号になる。こ
こで、保護制御対象プロセスが定常状態にあるときの第
５図の実施例の応動説明を第６図を用いて行なう。In Figure 5, the same numbers as in Figure 1 are as follows:
Since the same components are shown in FIG. 1, the following description will be omitted. The input control circuit 4' is a control circuit that performs DMA in cycle steal mode, and is a control circuit that performs DMA from the CPUI to the RA.
In response to a signal indicating whether M3 is being used, input register 5, RAM 3, and MCU 2 are controlled. This DMA
is attempted to be executed at regular intervals, but the CPU
3 is in use, DMA activation is delayed until the end of the process. Conversely, when DMA is being performed, CP
When a request to use RAM3 is issued from the UI, the C
PUI is made to wait. In this way, cycle steal mode DMA can be performed with precedence priority. The timing generator 13' outputs a timing waveform with a period T shown in FIG.
Generates basic signals that control the UI and memory transfer control circuit 9. The output of the CI output terminal of this timing generator 13' is output from the OR gate 15 along with the Q output of F/FII.
and the output of the OR gate 15 is input to the input control circuit 4.
' and becomes a control signal for the CPUI. In addition, the output of the C2 output terminal of the timing generator 13 is input to the AND gate 16 together with the Q output of F/FII, and the output of the C2 output terminal of the timing generator 13 is input to the AND gate 16
The output of 6 becomes a control signal for memory transfer control circuit 9. Here, the response of the embodiment shown in FIG. 5 when the process to be protected and controlled is in a steady state will be explained using FIG. 6.

第６図のけまタイミングジェネレータ１３′のＣＩ端子
出力波形、１はＣ２端子出力波形である。In the CI terminal output waveform of the timing generator 13' in FIG. 6, 1 is the C2 terminal output waveform.

プロセスの定常状態では、第１図で説明したように、出
力デコーダ１２の出力が“０”、制御終了の信号も“０
”であるので、Ｆ・ＦＩＩのＱ出力は“０”、Ｑ出力は
“１”になっている。故に、この状態では、ＯＲゲート
１５の出力波形は第６図のｋの、そしてＡＮＤゲート１
６の出力波形は第６図の１の波形と同じになる。従って
、前記入力制御回路４′とＣＰＵ１はｋのタイミングで
制御されることになり、ｔｏ〜ｔ，の期間にプロセス状
態量をＲＡＭ３に書き込むＤＭＡとＣＰＵＩのプログラ
ム処理が並行して行なわれ、サイクルスチールモードで
のＤＭＡが行なわれることになる。又、メモリ転送制御
回路９は１のタイミングで制御されることになり、ち〜
らの期間に、低速のＥＰＲＯＭＩＯから高速のＲＡＭ３
へのプログラム転送が行なわれる。次に、保護制御対象
プロセスが異常状態になったときの第５図の応動説明を
第７図で行なう。In the steady state of the process, as explained in FIG. 1, the output of the output decoder 12 is "0" and the control end signal is also "0".
”, the Q output of F・FII is “0” and the Q output is “1”. Therefore, in this state, the output waveform of the OR gate 15 is the same as that of k in FIG. 1
The output waveform of No. 6 is the same as the waveform of No. 1 in FIG. Therefore, the input control circuit 4' and the CPU 1 are controlled at timing k, and during the period from to to t, the DMA and CPU program processing for writing the process state quantity to the RAM 3 are performed in parallel, and the cycle DMA in steal mode will be performed. Also, the memory transfer control circuit 9 is controlled at timing 1, and
During this period, from low-speed EPROMIO to high-speed RAM3
The program is transferred to. Next, the response shown in FIG. 5 when the process to be protected and controlled becomes abnormal will be explained with reference to FIG.

第７図のｍはタイミングジェネレータ１３′のＣＩ出力
波形、ｎは出力デコーダー２の出力波形、ｏはＦ・ＦＩ
ＩのＱ出力波形、ｐはＯＲゲ−ト１５の出力波形であり
、入力制御回路４′とＣＰＵＩの制御波形、ｑは制御終
了信号の波形、そしてｒはＡＮＤゲート１ ６の出力波
形であり、メモリ転送制御回路９の制御波形である。第
３図において、ｍに示すｔ，〜ｔ４の期間、ＣＰＵＩが
プログラム処理を行なうのと並行してサイクルスチール
モードでのＤＭＡを行なうが、ＣＰＵＩのプログラム処
理の結果、プロセスの状態が異常と判定されて、ｎにお
ける時刻ｔ２に出力ヂコーダ１２の出力が“１”に立ち
上がる。そして出力デコード１２の出力“１”がＦ・Ｆ
Ｉ１のＳ端子に入力されるとＦ・ＦＩＩのＱ出力はｏに
示すように“１”となる。このＱ出力“１”はＯＲゲー
ト１５に入力されるので、時刻ｔ４において、タイミン
グジェネレータ１３′のＣＩ出力は“０”になるにもか
かわらず、ＯＲゲート１５の出力はｐに示すように“１
”であり続ける。従って、ＣＰＵＩと入力制御回路４′
は働き続けることができて、プロセスの異常状態の状態
量を用いて、プロセスの異常状態に必要な措置や更に詳
細なプロセスの異常状態の判定を行なうことができる。
一方、出力デコード１２の出力“１”がＦ・ＦＩＩのＳ
端子に入力すると、Ｑ出力は“０”になる。その結果、
タイミングジェネレータ１３′のＣ２出力の如何にかか
わらずＡＮＤゲート１６の出力はｒに示すように“０”
になる。従って、プロセスの異常状態中はプログラム転
送は行なわれない。このプロセスの異常状態に必要な全
ての措置がとられ、プ。セスが定常状態にもどると、制
御装置からｑに示す時刻ｔ５において制御終了信号が出
力される。この制御終了信号はＦ・ＦＩ１のＲ端子に入
力してＱ出力を“０”、Ｑ出力を“１”にする。その結
果、ｐに示すように、ＯＲゲート１ ５の出力が“０”
となり、ＣＰＵＩのプログラム処理とプロセス状態量の
ＤＭＡは終了する一方、Ｑ出力が‘‘１”となって、Ａ
ＮＤゲート１６の出力がＣ２出力に依ることになり、ｒ
に示すようにＡＮＤゲート１６の出力が“１”になるの
で、プログラム転送が開始される。以上のように、プロ
セスの定常状態にあってはプロセスの状態量のサイクル
スチールモードでのＤＭＡを行なうことで、ＣＰＵＩの
プログラム処理能力を高めることができるとともに、Ｒ
ＡＭの空き時間を利用してプログラム転送を行なうこと
で、ＲＡＭ内容が雑音などにより変化しても常に正しく
書きかえられるので、高信頼度のプログラムメモリとし
てＲＡＭを使用することができる。In FIG. 7, m is the CI output waveform of the timing generator 13', n is the output waveform of the output decoder 2, and o is the F・FI
Q output waveform of I, p is the output waveform of the OR gate 15, control waveform of the input control circuit 4' and CPUI, q is the waveform of the control end signal, and r is the output waveform of the AND gate 16. , which is a control waveform of the memory transfer control circuit 9. In FIG. 3, during a period from t to t4 shown in m, DMA is performed in cycle steal mode in parallel with the CPU processing the program, but as a result of the program processing of the CPU, the state of the process is determined to be abnormal. Then, at time t2 at n, the output of the output decoder 12 rises to "1". Then, the output “1” of the output decode 12 is F・F
When input to the S terminal of I1, the Q output of F.FII becomes "1" as shown at o. Since this Q output "1" is input to the OR gate 15, at time t4, although the CI output of the timing generator 13' becomes "0", the output of the OR gate 15 is "0" as shown at p. 1
”. Therefore, the CPUI and input control circuit 4'
can continue to work, and the state quantity of the abnormal state of the process can be used to take necessary measures for the abnormal state of the process or to make a more detailed determination of the abnormal state of the process.
On the other hand, the output “1” of the output decode 12 is
When input to the terminal, the Q output becomes "0". the result,
Regardless of the C2 output of the timing generator 13', the output of the AND gate 16 is "0" as shown in r.
become. Therefore, no program transfer is performed while the process is in an abnormal state. All necessary measures for abnormal conditions in this process have been taken. When the process returns to a steady state, the control device outputs a control end signal at time t5 indicated by q. This control end signal is input to the R terminal of F/FI1 to set the Q output to "0" and the Q output to "1". As a result, the output of OR gate 15 is “0” as shown in p.
As a result, the CPU program processing and the DMA of the process state amount are completed, while the Q output becomes ``1'' and the A
The output of the ND gate 16 depends on the C2 output, and r
As shown in FIG. 2, the output of the AND gate 16 becomes "1", so program transfer is started. As described above, by performing DMA of the process state quantity in cycle steal mode in the steady state of the process, it is possible to increase the program processing capacity of the CPUI, and also to
By transferring the program using the free time of the AM, even if the contents of the RAM change due to noise or the like, they can always be rewritten correctly, so the RAM can be used as a highly reliable program memory.

一方、プロセスの異常状態にあっては、ＣＰＵＩのプロ
グラム処理が延長されて、サイクルスチールモードでＤ
ＭＡされるプロセス状態量が高速に処理されて、プロセ
スの高速の保護制御が行なえる。以上説明したように、
本構成によれば、第１図の実施例と同様に、応答速度の
遅いメモリをプログラム記憶用に使用したとしても、応
答速度の遠いＲＡＭが使用されていない時に、この高速
のＲＡＭにプログラムを書き込むことによってＣＰＵの
実質の処理速度を落すことなく、ディジタル保護制御装
置の高速処理が可能である。On the other hand, if the process is in an abnormal state, the CPU program processing is extended and the process is stopped in cycle steal mode.
The process state quantity subjected to MA is processed at high speed, and high-speed protection control of the process can be performed. As explained above,
According to this configuration, as in the embodiment shown in FIG. 1, even if a memory with a slow response speed is used for program storage, a program can be stored in a fast RAM when a RAM with a slow response speed is not in use. By writing, the digital protection control device can perform high-speed processing without reducing the actual processing speed of the CPU.

第５図のメモリ部２０に対して第４図に示すメモリ部２
０を使用しても、第１図で行なったと同様に第６図及び
第７図に示すタイミングで制御することが可能である。The memory section 2 shown in FIG. 4 is different from the memory section 20 shown in FIG.
Even if 0 is used, control can be performed at the timing shown in FIGS. 6 and 7 in the same way as in FIG. 1.

従って、プロセス状態量のサイクルスチールモードでの
ＤＭＡを行なう場合でも、応答速度の遅いメモリを設定
値記憶用に使用したとしても応答速度の速いＲＡＭが使
用されていない時に、この高速のＲＡＭに設定値を書き
込むことによって、ＣＰＵの実質の処理速度をおとすこ
とがなく、ディジタル保護制御装置の高速処理が可能で
ある。以上の本発明の構成例では、応答速度の遅いメモ
リとして紫外線消去可能なＥＰＲＯＭと不揮発ＲＡＭを
取りあげたが、応答速度の遅いメモリ全てに本発明が適
用できる。Therefore, even when performing DMA in cycle steal mode for process state quantities, even if a memory with a slow response speed is used to store set values, when a RAM with a fast response speed is not in use, settings will be made to the fast RAM. By writing the values, the digital protection control device can perform high-speed processing without slowing down the actual processing speed of the CPU. In the configuration example of the present invention described above, ultraviolet erasable EPROM and nonvolatile RAM are used as memories with slow response speeds, but the present invention can be applied to all memories with slow response speeds.

又、本発明の構成例では、応答速度の遅いメモリから高
速のＲＡＭへの内容転送に専用バスを用いたが、コモン
バスを使用しても制御可能なことは明らかである。Further, in the configuration example of the present invention, a dedicated bus is used to transfer contents from a memory with a slow response speed to a RAM with a high speed, but it is clear that control can be performed even if a common bus is used.

また、以上の説明では命令とデータが同一バスを介して
転送されるュニバス方式のディジタル計算機を例にあげ
たが、本発明はこれに限定されるものではなく、データ
と命令が各々独立したバスを介し転送されるものでもよ
い。Furthermore, in the above explanation, an example was given of a unibus type digital computer in which instructions and data are transferred via the same bus, but the present invention is not limited to this, and the present invention is not limited to this. It may also be transferred via .

以上の説明では、応答速度の遅いメモリから高速ＲＡＭ
への内容転送を停止し、ＣＰＵがプログラム処理時間を
延長する場合として、保護制御対象プロセスの異常状態
を例にとっているが、本発明におけるＣＰＵのプログラ
ム処理時間の延長は上述のような異常状態の処理を行う
だけに限るものではなく、例えば定常状態とはわずかに
状態が変化したとき、単に警報を出すだけのプログラム
処理を行なう場合や、プロセス状態量を記録するため、
出力装置にこの状態量を出力するためのプログラム処理
を行なう場合のように、プロセスの定常状態において保
護制御に必要な機能を果すためにＣＰＵのプログラム処
理時間の延長を行なう場合にも、明らかに、本発明は適
用できる。In the above explanation, from slow response speed memory to high speed RAM
An abnormal state of a process subject to protection control is taken as an example of a case where the CPU extends the program processing time by stopping the content transfer to the CPU. It is not limited to just processing; for example, when executing a program that simply issues an alarm when the state changes slightly from a steady state, or for recording process state quantities,
It is clear that when the program processing time of the CPU is extended to perform the functions necessary for protection control in the steady state of the process, such as when performing program processing to output this state quantity to the output device, , the present invention is applicable.

また、プログラム処理時間が長くなって、次の制御サイ
クルに入るような場合には、タイミングの発生をクリア
‐して制御サイクルの最初から始めるようにすることも
可能である。以上説明したように、本発明によれば、応
答速度の遅いメモリを使用する場合でもＣＰＵの処理速
度をおとす必要がなく、ディジタル保護制御装置の高速
処理が可能である。Furthermore, if the program processing time becomes long enough to start the next control cycle, it is also possible to clear the timing generation and start the control cycle from the beginning. As described above, according to the present invention, there is no need to reduce the processing speed of the CPU even when a memory with a slow response speed is used, and the digital protection control device can perform high-speed processing.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のディジタル保護制御装置の一実施例を
示す図、第２図及び第３図は第１図の応動を示すタイミ
ングチャート、第４図、第５図は本発明の他の実施例を
示す図、第６図及び第７図は第５図の応動を示すタイミ
ングチャートである。 ３…・・・ＲＡＭ、９及び９′・・・・・・メモリ転送
制御回路、１ ０・・・・・・ＥＰＲＯＭ、１０′・・
・・・・ＲＯＭ、１ １・・・…Ｄーフリツプフロツブ
、１３，１３′……タイミングジェネレータ、２０……
メモリ部。 第２図 第１図 第３図 図 寸 船 図 山 ，舵 図 ○ 舷 図 ト 舷FIG. 1 is a diagram showing one embodiment of the digital protection control device of the present invention, FIGS. 2 and 3 are timing charts showing the response of FIG. 1, and FIGS. FIGS. 6 and 7, which illustrate the embodiment, are timing charts showing the response of FIG. 5. 3...RAM, 9 and 9'...Memory transfer control circuit, 10...EPROM, 10'...
...ROM, 1 1...D flip-flop, 13, 13'...timing generator, 20...
memory section. Figure 2 Figure 1 Figure 3 Dimensions of ship, rudder diagram

Claims (1)

【特許請求の範囲】[Claims] １ 演算処理装置と、この演算処理装置の処理速度に追
従可能な応答速度をもつ高速ランダムアクセスメモリと
、これに比し遅い応答速度をもつ低速メモリとを備え、
前記演算処理装置による保護制御のためのプログラム処
理と、前記低速メモリの内容の前記高速ランダムアクセ
スメモリへの転送とを時分割的に実行し、前記プログラ
ム処理の量に応じて前記転送の量を制御することを特徴
とするデイジタル保護制御装置。1 comprising an arithmetic processing unit, a high-speed random access memory with a response speed that can follow the processing speed of the arithmetic processing unit, and a low-speed memory with a slower response speed than this,
Program processing for protection control by the arithmetic processing unit and transfer of the contents of the low-speed memory to the high-speed random access memory are executed in a time-sharing manner, and the amount of the transfer is adjusted according to the amount of the program processing. A digital protection control device characterized by controlling.