JPS6356938A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS6356938A
JPS6356938A JP62203250A JP20325087A JPS6356938A JP S6356938 A JPS6356938 A JP S6356938A JP 62203250 A JP62203250 A JP 62203250A JP 20325087 A JP20325087 A JP 20325087A JP S6356938 A JPS6356938 A JP S6356938A
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lines
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semiconductor integrated
distance
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野〕 本発明は半導体集積回路、特にこの回路内ｉこおける相
互接続金属ラインの構成に関する。
［従来技術の説明］ 半導体集積回路はＭｏ５（金属酸化物半導体）か、ある
いはバイポーラ型トランジスタによって作られ、それら
はシリコンチップ（薄板）の平らな表面上に集積されて
いる。種々のトランジスタ相互間や、チップの外周に配
置されている入出力ピンとあるトランジスタとの電気的
な接続は、典型的には２段以上の相互接続の“層（レベ
ル）“から成る構造を持っている。すなわち、金属ライ
ンの集まりで構成されている導電ラインは２枚以上のほ
ぼ平らな表面上に沿って配置され、この平らな表面はｔ
目互に並行でしかもチップの平らな表面に対しても並行
に配置されている。これらの層は絶縁層によって、相互
に、かつ、チップの表面からも絶縁されている。層間の
回路の接続が必要な所はどこにでも、絶縁層の中に接続
窓が開けられている。
ランダムアクセスメモリー（ＲＡＭ）や論理回路のよう
な様々な集積回路の中で、電気回路は多くの導電ライン
によって相互接続される必要があり、その導電ラインは
相互に並行に走る縞のような形をとるようにトロポジー
的に配線されるのがよい。例えば、ＤＲＡＭ（ダイナミ
ックＲＡＭ）の中には平行に走るワードラインの列があ
って、各ワードラインはそれらに対して直行して、走っ
ているビットラインの列により、ある独自のビット群に
アクセスできるようになっている。典型的なりＲＡＭは
、数百（あるいはそれ以上）の平行なワードラインと数
百（あるいはそれ以上）のビットラインを持っている。
隣接するワードライン間にはどうしても浮遊容量が生じ
てしまうため、そのようなワードライン間に電気的相互
結合すなわちクロストーク（漏話）が起こり、それによ
ってノイズが発生するという問題がある。
このような相互結合があるため、あるワードラインに（
新たな語に対応する）新たな情報を書き込めるようにし
たり、メモリーのあるラインに既に蓄えられている情報
を読み出したりするために、そのワードラインに電気的
にアクセスしようとしても、意図しなかった別の呼び出
しくアクセス）が起こってしまって、結果的に呼び出し
て（アクセスして）いない隣のワードに対して、情報の
書き込みや読み出しが起こってしまう。つまり、どのワ
ードラインに対して呼び出しをしても、呼び出すつもり
でなかった隣のワードラインのメモリーセルの蓄積電荷
に誤って影響を及ぼしてしまうのである。「パターン感
受性」という語は、このような好ましくない現象に対し
て使用される。このノイズの問題は平行なビットライン
の列に対しても生じる。同じように、論理回路のような
他の集積回路内においても、例えば、を１互接続路とし
て使用されるバスのようなラインについても、隣接する
ライン間に寄生的な相互結合があるため、隣接するライ
ン間にイ、）せの電気的クロストーク（漏話）が生じて
しまう。このクロストークのために本来の検出感受性が
低下してしまい、結果的にエラー（誤り）が起こってし
まう。したがって、寄生的な相互結合を減少させるよう
なラインの配置を得ることが今まで望まれて来た。
（発明の概要） 半導体集積回路内の隣接した相互接続ライン、例えばＤ
ＲＡＭの隣接するワードライン間に生じる寄生的な相互
結合は「マーチング」ラインを使用することで減少させ
ることができる。「マーチング」という語は、任意のラ
インが系統的に進んでゆく並び方によって特徴づけられ
るように、各ラインがトポロジー的に配置されているこ
とを意味し、その並び方は、任意の１本のラインに沿っ
た様々な位置で他のラインのうちの異なった１本が少な
くとも片側に隣り合うようになっていることを言う。
例えば、ＸＹ平面上でＸ方向に沿って信号を伝送するよ
うに配置されたラインの列において各ラインは（その全
長に比べると）比較的短い第１番目の距離の間だけ一定
のＹ座漂をとりなからＸ方向に進む第１番目の部分（セ
グメント）をまず形成するように走り、それから新たな
Ｙ座漂に移り、その後比較的短い第２番目の距離の間だ
けその新たなＹ座漂をとりなからＸ方向に進む第２呑目
の部分（セグメント）を形成するように走り、それから
さらに別のＹ座漂に移り、というように進行してゆく。
このようにして、あるラインの両側に隣接するラインは
、部分（セグナント）ごとに入れ代わってゆく。
そのため、ラインのどのベアーを取ってみても、その間
に生じる浮遊容量は極めて小さくなる。なぜなら、任意
のラインとそれに隣接する他のラインとの間の浮遊容量
は分配されて、言い換えると他の多くのラインの中に消
散してしまって、従未技術のように決まった２つの隣接
するラインとの間だけに浮遊容量が集中してしまうとい
うことが無くなるからである。このようなラインは、Ｄ
ＲＡＭのようなメモリー回路の中ではワードラインやビ
ットラインとして、マイクロプロセッサ−や他の論理回
路の中ではデータバスのパスラインとしても、また、集
積回路の中の平行に配置される導電ラインの他のどんな
相互接続としても有用である。
［実施例の説明コ 第１図は、本発明の一実施例で、集積回路（図示せず）
中の導電ライン１．　２．　３．・・・１２からなる配
列１００を示したものである。たとえば（奇数番の）ラ
イン１は左上隅から出発し、Ｘ方向に距離Ｌ１だけ進み
、第１番目の部分を形成し、それからＸ方向に距離ｄ１
だけ進みながら−Ｙ方向に距離Ｗ１だけ移り（ｆｆｌａ
ｒｃｈ　）　、以後同様にして進んで行き、第１図の右
端に達する。
一方（偶数番の）ライン２は左端でＹ座標は線路１の左
端から測って−Ｙ方向に距離Ｗ１だけ離れた点から出発
し、Ｘ方向に距離りだけ進み、それからＸ方向に距Ｍｄ
１だけ進みながら＋Ｙ方向に距ＭＷ、だけ移り、その後
Ｘ方向に距Ｍ　（Ｌ　２＋ｄ２＋Ｌ３）だけ進み、それ
からＸ方向に距離ｄ　だけ進みながら−Ｙ方向に距離Ｗ
１だけ移り、そしてこのような（ｘ、−ｙ）のような進
み方を続；少で、配置の右端に達する。隣接するライン
の隣接するセグメント間に生じる相互結合の浮遊容量ｃ
１゜、Ｃ２、等は点線で示されている。簡潔のため、第
１図には浮遊容量が全て表示されているわけではない。
もちろん、一般には配列のレイアウト１００は図に表わ
されている範囲だけでなく、ＸＳ７両方向にさらに遠く
まで広がって規則的なパターンを形成することが可能で
ある。このように、第１図ではマーチングラインの列の
ほんの一部分だけが図示されている。
一般的に、第１図に示されているように、偶数番の各ラ
インは最初Ｘ方向に進みながら＋Ｙ方向に移ってゆくが
、最上端（Ｙ−最大）に着いたら、その後はＸ方向にさ
らに進みながら、−Ｙ方向に移る。同様に奇数番のライ
ンは最初−Ｙ方向に移ってゆくが、最下端（−Ｙ−最大
）に着いたら、その後はＸ方向に距Ｍ（Ｌ１＋ｄ１＋Ｌ
国）だけ一定のＹにとどまり、それからさらに＋Ｘ方向
に進みながら＋Ｙ方向に移ってゆく。ここで、ｉは、下
端のＸ方向に沿った位置に対応している整数である。配
列のどのＸの位置をとっても、ラインのうち半分は＋Ｙ
方向に移っていて、他の半分は−Ｙ方向に移っていると
いうことは図から明らかである。ただし、先の述べたよ
うな、それまでとは反対方向に移動を始めるような上端
や下端にラインが達しているような場合は例外である。
順序正しく、そして秩序正しくするために、（しかし、
本発明でいう寄生的結合を減らすという目的にはあまり
重要でないが）各り、Ｗ、ｄはそれぞれ等しいとする。
すなわち、Ｌ、−Ｌ２−Ｌ　−・・・、ｗ　　−ｗ　　
−ｗ　　−・・・、ｄｔ−ｄ２”ｄ３・・・、というこ
とである。実際問題として、各りは全ライン長に対して
充分小さな部分となって、ラインごとに多くの入れ換え
を作って、浮遊容量を充分に分散させ、Ｗは個々の設計
や配線によって決まり、ｄはラインを交差させる個々の
方法によって決まる。典型例として、ライン１と２との
間の相互結合による浮遊容量（Ｃ１２＋０２、）は、従
来技術によるＸ方向に沿って全体に並行で相互に接近し
て配線されていたものに比べると、小さい。その理由は
、ライン１と２が全長に渡って近接して走るという従来
技術に比べて、本発明は比較的短い距離（Ｌ１＋ｄ１＋
Ｌ２）の間だけ近接して走るためである。また、全ライ
ン１．２．・・・１２は第１図に実際に示されているよ
りもずっと遠くまで±Ｘ方向に広がっていることを理解
しなければならない。
クロスオーバー（ｄｌ、ｄ２、ｄ３・・・）の数の最大
値はラインの本数より１だけ少ないのが望ましい。クロ
スオーバーの数をラインの本数より１だけ少なくするこ
とによって、浮遊容量の分散が最大になり、それゆえ浮
遊容量を減少させることができ、各ラインは他のすべて
のラインとの間に等価の浮遊容量を持つようになる。
さらに隣接したラインの交差は、２つの（あるいはそれ
以上）の層（レベル）を有する相互金属接続を用いるこ
とで標準的な交差の技術によって集積回路中で実現でき
、その相互金属配線では典型的には、ラインのうち１本
がその位置で第２のレベルに接続することによって２本
目のラインをまたいで（あるいはくぐって）交差し、そ
の間に２本目のラインが同じ金属配線の層の上にいたま
ま、新たなＹ座標を持つ位置・＼移ることによってライ
ンの交差が形成される。２個の窓と１つの交差からなる
部分が通常ｄ１の間隔ごとにできるのである。
第１図の実施例は配列の中で隣接する他のライン間のク
ロストークを減少させる（最小にする）ための、特別な
規則正しい配線配列である。第２図は他の実施例の配列
２００を示し、これは本発明に従って前述したのと同様
に有益な結果が得られるように間隔ｄ１ごとに３つの交
差が生じるようになっている。
本発明は特定の具体例を用いて詳細に述べられてきたが
、様々な変型が本発明の範囲を逸脱せずに可能である。
（発明の効果） 以上述べた如く本発明による金属ラインの相互接続はラ
イン間に発生する不可避的な浮遊容量を最小にすること
ができる。
【図面の簡単な説明】
第１図は、本発明のマーチング相互接続ラインの配列の
一実施例を示す図； 第２図は、本発明のマーチング相互接続ラインの配列の
他の実施例を示す図である。 １．２．・・・１２・・・導電ライン １００・・・配列　　　　Ｃ・・・浮遊容量２００・・
・配列 出　願　人：アメリカン　テレフォン　アンドテレグラ
フ　カムバニー

Claims (3)

    【特許請求の範囲】
  1. （１）半導体素子相互間、又は、半導体素子と入出力ピ
    ンとの間を接続するラインを有する半導体集積回路にお
    いて、あるライン（１）に沿った任意の位置において、
    他のライン（２．６．１０．・・・）のうちの異なる１
    つが前記のあるライン（１）の片側に隣接して位置して
    いることを特徴とする半導体集積回路。
  2. （２）あるラインに沿った任意の位置において、他のラ
    インのうちの異なる１つが、前記のあるラインの他方の
    側に隣接して位置していることを特徴とする特許請求の
    範囲第１項に記載の半導体集積回路。
  3. （３）ラインが１番からＮ番まで番号付けられたものに
    おいて、配線のある位置では偶数番のラインはそのライ
    ンの向きを横切る第１の向きに進み、奇数番のラインは
    そのラインの向きを横切る第１の向きと反対むきの第２
    の向きに進むことを特徴とする特許請求の範囲第２項に
    記載の半導体集積回路。
JP62203250A 1986-08-25 1987-08-17 半導体集積回路 Expired - Lifetime JPH0732195B2 (ja)

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US89998286A 1986-08-25 1986-08-25
US899982 1986-08-25

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JPS6356938A true JPS6356938A (ja) 1988-03-11
JPH0732195B2 JPH0732195B2 (ja) 1995-04-10

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JP (1) JPH0732195B2 (ja)
KR (1) KR900008181B1 (ja)
CA (1) CA1305255C (ja)
DE (1) DE3774062D1 (ja)
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SG (1) SG123792G (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171662A (ja) * 1989-11-29 1991-07-25 Sharp Corp 信号線システム

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650377B2 (ja) * 1988-12-13 1997-09-03 富士通株式会社 半導体集積回路
DE69032654T2 (de) * 1989-05-22 1999-04-15 Advanced Micro Devices, Inc., Sunnyvale, Calif. Leiterstruktur für eine integrierte Schaltung
JP2953708B2 (ja) * 1989-07-31 1999-09-27 株式会社東芝 ダイナミック型半導体記憶装置
KR920010344B1 (ko) * 1989-12-29 1992-11-27 삼성전자주식회사 반도체 메모리 어레이의 구성방법
KR930001737B1 (ko) * 1989-12-29 1993-03-12 삼성전자 주식회사 반도체 메모리 어레이의 워드라인 배열방법
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JP2638487B2 (ja) * 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
EP0697735B1 (en) * 1994-08-15 2002-03-27 International Business Machines Corporation Single twist layout and method for paired line conductors of integrated circuits
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US5949698A (en) * 1998-02-20 1999-09-07 Micron Technology, Inc. Twisted global column decoder
US7259464B1 (en) * 2000-05-09 2007-08-21 Micron Technology, Inc. Vertical twist scheme for high-density DRAMs
US6947324B1 (en) 2000-06-28 2005-09-20 Marvell International Ltd. Logic process DRAM
US7184290B1 (en) 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
US6570781B1 (en) 2000-06-28 2003-05-27 Marvell International Ltd. Logic process DRAM
US6259621B1 (en) * 2000-07-06 2001-07-10 Micron Technology, Inc. Method and apparatus for minimization of data line coupling in a semiconductor memory device
DE10034083C1 (de) * 2000-07-13 2002-03-14 Infineon Technologies Ag Halbleiterspeicher mit wahlfreiem Zugeriff mit reduziertem Signalüberkoppeln
US7012826B2 (en) * 2004-03-31 2006-03-14 International Business Machines Corporation Bitline twisting structure for memory arrays incorporating reference wordlines
US7244995B2 (en) * 2004-10-18 2007-07-17 Texas Instruments Incorporated Scrambling method to reduce wordline coupling noise
US7830221B2 (en) * 2008-01-25 2010-11-09 Micron Technology, Inc. Coupling cancellation scheme

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231852A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
JPS60254635A (ja) * 1984-05-30 1985-12-16 Fujitsu Ltd 集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4092734A (en) * 1971-12-14 1978-05-30 Texas Instruments Incorporated Analogue memory
US3757028A (en) * 1972-09-18 1973-09-04 J Schlessel Terference printed board and similar transmission line structure for reducing in
US3946421A (en) * 1974-06-28 1976-03-23 Texas Instruments Incorporated Multi phase double level metal charge coupled device
US4206370A (en) * 1976-12-20 1980-06-03 Motorola, Inc. Serial-parallel-loop CCD register
US4238694A (en) * 1977-05-23 1980-12-09 Bell Telephone Laboratories, Incorporated Healing radiation defects in semiconductors
US4591891A (en) * 1978-06-05 1986-05-27 Texas Instruments Incorporated Post-metal electron beam programmable MOS read only memory
US4251876A (en) * 1978-11-03 1981-02-17 Mostek Corporation Extremely low current load device for integrated circuit
US4242700A (en) * 1979-01-22 1980-12-30 Rca Corporation Line transfer CCD imagers
US4589008A (en) * 1980-01-28 1986-05-13 Rca Corporation Apparatus for electrically joining the ends of substantially parallel semiconductor lines
US4402063A (en) * 1981-09-28 1983-08-30 Bell Telephone Laboratories, Incorporated Flip-flop detector array for minimum geometry semiconductor memory apparatus
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
US4651183A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation High density one device memory cell arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59231852A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
JPS60254635A (ja) * 1984-05-30 1985-12-16 Fujitsu Ltd 集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171662A (ja) * 1989-11-29 1991-07-25 Sharp Corp 信号線システム

Also Published As

Publication number Publication date
EP0262780B1 (en) 1991-10-23
KR900008181B1 (ko) 1990-11-05
SG123792G (en) 1993-02-19
JPH0732195B2 (ja) 1995-04-10
CA1305255C (en) 1992-07-14
KR880003415A (ko) 1988-05-17
DE3774062D1 (de) 1991-11-28
US4914502A (en) 1990-04-03
HK96093A (en) 1993-09-24
EP0262780A1 (en) 1988-04-06

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