JPS6355662A - 分散処理システム - Google Patents
分散処理システムInfo
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- JPS6355662A JPS6355662A JP61201010A JP20101086A JPS6355662A JP S6355662 A JPS6355662 A JP S6355662A JP 61201010 A JP61201010 A JP 61201010A JP 20101086 A JP20101086 A JP 20101086A JP S6355662 A JPS6355662 A JP S6355662A
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- 238000012544 monitoring process Methods 0.000 claims description 4
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- 238000006243 chemical reaction Methods 0.000 description 4
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- MDWVSAYEQPLWMX-UHFFFAOYSA-N 4,4'-Methylenebis(2,6-di-tert-butylphenol) Chemical compound CC(C)(C)C1=C(O)C(C(C)(C)C)=CC(CC=2C=C(C(O)=C(C=2)C(C)(C)C)C(C)(C)C)=C1 MDWVSAYEQPLWMX-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のスレーブプロセッサと、無停電装置を
有するマスタープロセッサとが多重リングバスに接続さ
れ、各プロセッサがそれぞれの有するバス制御装置によ
り、接続されたバスを制御および監視し、相互間の通信
を行なう分散処理システムに関する。
有するマスタープロセッサとが多重リングバスに接続さ
れ、各プロセッサがそれぞれの有するバス制御装置によ
り、接続されたバスを制御および監視し、相互間の通信
を行なう分散処理システムに関する。
従来、この種の分散処理システムにおいては、システム
の信頼性を向上させるためリングバスが多重化され、同
時に複数のバスを使用してすべてのプロセッサ間の情報
送受が行なわれており、情報を送信するプロセッサは、
バス内を常時巡回している制御信号に送信情報を相乗り
させ、かつ宛先プロセッサを指定することにより宛先へ
送信していた。
の信頼性を向上させるためリングバスが多重化され、同
時に複数のバスを使用してすべてのプロセッサ間の情報
送受が行なわれており、情報を送信するプロセッサは、
バス内を常時巡回している制御信号に送信情報を相乗り
させ、かつ宛先プロセッサを指定することにより宛先へ
送信していた。
上述した従来の分散処理システムでは、あるスレーブプ
ロセッサまたはバスの障害発生時には。
ロセッサまたはバスの障害発生時には。
その下流側の隣接プロセッサが多重バス障害として検出
してマスタープロセッサに通知するが、電源断のとき′
は、瞬断かまたは電源装置障害による−斉電源断かの判
断が困難であり、マスタープロセッサが迅速に適切な対
応策がとれないという欠点がある。
してマスタープロセッサに通知するが、電源断のとき′
は、瞬断かまたは電源装置障害による−斉電源断かの判
断が困難であり、マスタープロセッサが迅速に適切な対
応策がとれないという欠点がある。
本発明の分散処理システムは、マスタープロセッサのバ
ス制御装置に、バス障害発生時に起動しである設定時間
を超えて該障害が継続したとき異常信号を出力する多重
バス監視手段と、該異常信号を受けて障害処理を行なう
障害処理手段を有している。
ス制御装置に、バス障害発生時に起動しである設定時間
を超えて該障害が継続したとき異常信号を出力する多重
バス監視手段と、該異常信号を受けて障害処理を行なう
障害処理手段を有している。
このように、バス障害が発生して、設定時間を超えても
なお継続するときは、全バス障害のときは瞬断でなく電
源装置の事故と判断して復旧後の処理を開始し、一部バ
ス障害のときもバス切替え等の処理を開始できるので、
対応が迅速である。
なお継続するときは、全バス障害のときは瞬断でなく電
源装置の事故と判断して復旧後の処理を開始し、一部バ
ス障害のときもバス切替え等の処理を開始できるので、
対応が迅速である。
本発明の実施例について図面を参照して説明する。第1
図は本発明の分散処理システムの一実施例の構成を示す
ブロック図、第2図は本実施例のスレーブプロセッサ5
.6.7等の有するスレーブバス制御装置5a、6a、
7a等の内部構成な示すブロック図、第3図は本実施例
において使用される制御信号および系構成信号のフォー
マットを示す図、第4図は本実施例における制御信号と
系構成信号の授受シーケンス図、第5図は本実施例にお
けるマスタープロセッサ3の障害処理手順を示すフロー
チャートである。
図は本発明の分散処理システムの一実施例の構成を示す
ブロック図、第2図は本実施例のスレーブプロセッサ5
.6.7等の有するスレーブバス制御装置5a、6a、
7a等の内部構成な示すブロック図、第3図は本実施例
において使用される制御信号および系構成信号のフォー
マットを示す図、第4図は本実施例における制御信号と
系構成信号の授受シーケンス図、第5図は本実施例にお
けるマスタープロセッサ3の障害処理手順を示すフロー
チャートである。
本実施例は、マスタープロセッサ3とスレーブプロセッ
サ5.6.7、とその他の複数のスレーブプロセッサ(
不図示)、ならびに第1のバス1と第2のバス2とより
構成されており、マスタープロセッサ3はその有するマ
スターバス制御装置3aを介して、またスレーブプロセ
ッサ5等はそれぞれの有するスレーブバス制御装置5a
等を介して、それぞれ第1および第2のバス1.2に接
続される。電源装置8はマスタープロセッサ3とすべて
のスレーブプロセッサ5等に電源を供給し、マスタープ
ロセッサ3のみはバックアップ電源として無停電電源装
置4を備えており、電源装置8が事故ときも動作が可能
である。また、マスターバス制御装置3aはシステム障
害時に起動して計時し、障害が50m5ec以上続いた
とき異常信号を出力するバス障害監視装置を有している
。
サ5.6.7、とその他の複数のスレーブプロセッサ(
不図示)、ならびに第1のバス1と第2のバス2とより
構成されており、マスタープロセッサ3はその有するマ
スターバス制御装置3aを介して、またスレーブプロセ
ッサ5等はそれぞれの有するスレーブバス制御装置5a
等を介して、それぞれ第1および第2のバス1.2に接
続される。電源装置8はマスタープロセッサ3とすべて
のスレーブプロセッサ5等に電源を供給し、マスタープ
ロセッサ3のみはバックアップ電源として無停電電源装
置4を備えており、電源装置8が事故ときも動作が可能
である。また、マスターバス制御装置3aはシステム障
害時に起動して計時し、障害が50m5ec以上続いた
とき異常信号を出力するバス障害監視装置を有している
。
バスl、2内を流れる制御信号31または系構成信号3
0のフォーマ−、トは第3図に示すように、通常の伝送
制御手順にしたがう信号と同様に、Fパターン(同期パ
ターン) 11とアドレス部12とコマンド部13と情
報部14とFCS部15とから構成され、先頭と後尾の
Fパターン11間の情報が有効情報である。なお、コマ
ンド部13で制御信号31と系構成信号30の識別が行
なわれる。また、本制御信号31はバス1.2毎に存在
し、本制御信号31を使用することにより各プロセッサ
間の情報送受が行なわれる。
0のフォーマ−、トは第3図に示すように、通常の伝送
制御手順にしたがう信号と同様に、Fパターン(同期パ
ターン) 11とアドレス部12とコマンド部13と情
報部14とFCS部15とから構成され、先頭と後尾の
Fパターン11間の情報が有効情報である。なお、コマ
ンド部13で制御信号31と系構成信号30の識別が行
なわれる。また、本制御信号31はバス1.2毎に存在
し、本制御信号31を使用することにより各プロセッサ
間の情報送受が行なわれる。
次に各スレーブプロセッサ5等の有するスレーブバス制
御装置5a等の構成を第2図を参照して説明する。この
装置は通常バス1.2毎に設置されており、マスタープ
ロセッサ3が出力した系構成信号信号30にしたがいい
ずれかのバスが選択回路21により選択され、スレーブ
プロセッサ5等はそのバスを用いて交信可能となる0選
択されない側のバスは、その側のスレーブバス制御装置
5a等の選択回路21によりバイパス経路22が選択さ
れてバイパスされる。また、スレーブノくス制御装置5
a等の内部回路が障害のときも、バイノくス経路22で
バイパスすることにより他プロセツサの通信には影響を
及ぼさない、直並列変換回路23は、常時、バス状態の
監視を行ない、正常なデータ受信のときは並列変換して
フレーム処理回路24にデータを引渡す、フレーム処理
回路24は受領したデータのアドレスが自己宛であれば
データを引取り、他プロセッサ宛であれば並直列変換回
路232、バス選択回路21を経てふたたびバスに送出
する。また、直並列変換回路23.は、伝送路障害ある
いは上流側プロセッサ障害等により制御信号31中のF
パターン11未検出の場合はデータ受信不可となり、ア
ラームフレーム送信回路25を用いて制御信号再生回路
28により制御信号31を再生してアラーム情報を搭載
し、マスタープロッサ3へその旨を通知する。
御装置5a等の構成を第2図を参照して説明する。この
装置は通常バス1.2毎に設置されており、マスタープ
ロセッサ3が出力した系構成信号信号30にしたがいい
ずれかのバスが選択回路21により選択され、スレーブ
プロセッサ5等はそのバスを用いて交信可能となる0選
択されない側のバスは、その側のスレーブバス制御装置
5a等の選択回路21によりバイパス経路22が選択さ
れてバイパスされる。また、スレーブノくス制御装置5
a等の内部回路が障害のときも、バイノくス経路22で
バイパスすることにより他プロセツサの通信には影響を
及ぼさない、直並列変換回路23は、常時、バス状態の
監視を行ない、正常なデータ受信のときは並列変換して
フレーム処理回路24にデータを引渡す、フレーム処理
回路24は受領したデータのアドレスが自己宛であれば
データを引取り、他プロセッサ宛であれば並直列変換回
路232、バス選択回路21を経てふたたびバスに送出
する。また、直並列変換回路23.は、伝送路障害ある
いは上流側プロセッサ障害等により制御信号31中のF
パターン11未検出の場合はデータ受信不可となり、ア
ラームフレーム送信回路25を用いて制御信号再生回路
28により制御信号31を再生してアラーム情報を搭載
し、マスタープロッサ3へその旨を通知する。
上記の構成を有する本実施例においては、マスタープロ
セッサ3はマスターバス制御装置3aを使用して第1と
第2のバス1.2の制御および各スレーブプロセッサ5
等との通信が可能であるが、スレーブプロセッサ5等は
1通常スレーブパス制御装置5a等を介して第1および
第2のバス1.2中のいずれか1バスとのみ接続され、
不使用バスは上述したように該スレーブバス制御装置内
でバイパスしているので、スレーブプロセッサ間の通信
は同一バス接続プロセッサ間のみでしかできないことと
なるが、異なるバスに接続されたプロセッサ間の通信は
、マスタープロセッサ3の制御によりシステムとしては
第1と第2のバス1.2を同時に使用してマスターバス
制御装置3aを介して可能とされる。
セッサ3はマスターバス制御装置3aを使用して第1と
第2のバス1.2の制御および各スレーブプロセッサ5
等との通信が可能であるが、スレーブプロセッサ5等は
1通常スレーブパス制御装置5a等を介して第1および
第2のバス1.2中のいずれか1バスとのみ接続され、
不使用バスは上述したように該スレーブバス制御装置内
でバイパスしているので、スレーブプロセッサ間の通信
は同一バス接続プロセッサ間のみでしかできないことと
なるが、異なるバスに接続されたプロセッサ間の通信は
、マスタープロセッサ3の制御によりシステムとしては
第1と第2のバス1.2を同時に使用してマスターバス
制御装置3aを介して可能とされる。
次に本実施例の動作を第4図と第5図を参照して説明す
る。
る。
マスタープロセッサ3はシステム運転開始時、システム
構成、すなわち第1と第2のバス1.2のそれぞれに対
してサービスすべきスレーブプロセッサ5等を定めて、
第4図に示すように系構成信号30を全スレーブプロセ
ッサ5等へマスターバス制御装置3a経由で送信する。
構成、すなわち第1と第2のバス1.2のそれぞれに対
してサービスすべきスレーブプロセッサ5等を定めて、
第4図に示すように系構成信号30を全スレーブプロセ
ッサ5等へマスターバス制御装置3a経由で送信する。
該信号30を受イSしたスレーブバス制御装置5a等は
指定されたバスをプロセッサ間通信用バスと定め、他の
バスはバイパスさせる0次に、マスタープロセッサ3は
系構成完了後1通信のために必須な制御信号31を全バ
ス1.2上へ発生させる。このときの制御信号31の巡
回方向は、第1図に示すごとく互いに逆方向とされてい
る。該制御信号31は第4図に示すように何らかの障害
により紛失しない限りリンクバイリンク方式によりバス
1.2上を回りつづけ、各プロセッサ3,5等の間の通
信は該制御信号31上へ送信プロセッサのバス制御装置
が情報部14に送信データを書込み、アドレス部12に
宛先のアドレス設定をすることにより行なわれる。該制
御信号31を受信したバス制御装置3a、5a等は宛先
が自アドレスか否かを照合し、自アドレスの場合は受信
情報をそのプロセッサへ取り込む。
指定されたバスをプロセッサ間通信用バスと定め、他の
バスはバイパスさせる0次に、マスタープロセッサ3は
系構成完了後1通信のために必須な制御信号31を全バ
ス1.2上へ発生させる。このときの制御信号31の巡
回方向は、第1図に示すごとく互いに逆方向とされてい
る。該制御信号31は第4図に示すように何らかの障害
により紛失しない限りリンクバイリンク方式によりバス
1.2上を回りつづけ、各プロセッサ3,5等の間の通
信は該制御信号31上へ送信プロセッサのバス制御装置
が情報部14に送信データを書込み、アドレス部12に
宛先のアドレス設定をすることにより行なわれる。該制
御信号31を受信したバス制御装置3a、5a等は宛先
が自アドレスか否かを照合し、自アドレスの場合は受信
情報をそのプロセッサへ取り込む。
プロセッサ障害またはバス障害発生時には、隣接プロセ
ッサ(下り方向)のバス制御装置が障害と認識すること
により、アラーム信号を使用してマスターバス制御装置
3a経由でマスタープロセッサ3へ通知を行なう。
ッサ(下り方向)のバス制御装置が障害と認識すること
により、アラーム信号を使用してマスターバス制御装置
3a経由でマスタープロセッサ3へ通知を行なう。
そこで、システムに何等かの障害が発生してバス1.2
の一部または全部が停止したとき、マスタープロセッサ
3は直ちに障害監視中フラグをセットしくステップ41
) 、 50m5ecバス断監視装置をスタートさせる
。(ステップ42)、この状態においてマスターバス制
御装置3aがバス1,2中の1バスまたは全バス障害発
生を隣接スレーブプロセッサ間で検出する。もし、 5
0111sec以内に障害が復旧すれば(ステップ43
)、システム正常とし ・て監視中フラグをリセットし
くステー2ブ44)、サービスはそのまま継続される0
通常、瞬断は50m5ec以上継続することはなく、全
バス障害状態が50m5ec以上継続すれば(ステップ
45)、電源装置8の障害(電源断)の要因によるバス
障害と判断できるので、サービス続行不可として電源障
害復旧後の対応策に備える(ステー、プ4B)、一部の
バス障害が継続するときは(ステップ45)、バス切替
え等の障害処理を行なう(ステップ47)。
の一部または全部が停止したとき、マスタープロセッサ
3は直ちに障害監視中フラグをセットしくステップ41
) 、 50m5ecバス断監視装置をスタートさせる
。(ステップ42)、この状態においてマスターバス制
御装置3aがバス1,2中の1バスまたは全バス障害発
生を隣接スレーブプロセッサ間で検出する。もし、 5
0111sec以内に障害が復旧すれば(ステップ43
)、システム正常とし ・て監視中フラグをリセットし
くステー2ブ44)、サービスはそのまま継続される0
通常、瞬断は50m5ec以上継続することはなく、全
バス障害状態が50m5ec以上継続すれば(ステップ
45)、電源装置8の障害(電源断)の要因によるバス
障害と判断できるので、サービス続行不可として電源障
害復旧後の対応策に備える(ステー、プ4B)、一部の
バス障害が継続するときは(ステップ45)、バス切替
え等の障害処理を行なう(ステップ47)。
以上説明したように本発明は、マスタープロセッサのバ
ス制御装置に、バス障害発生時に起動しである設定時間
を超えて該障害が継続したとき異常信号を出力する多重
バス監視手段と、異常信号を受けて障害処理を行なう障
害処理手段を有することににより、全バス障害時にも瞬
断か電源装置事故かを判定して電源装置事故のときは復
旧後の処理を、また一部バス障害時にはバス切替え等の
障害処理を迅速に開始できる効果がある。
ス制御装置に、バス障害発生時に起動しである設定時間
を超えて該障害が継続したとき異常信号を出力する多重
バス監視手段と、異常信号を受けて障害処理を行なう障
害処理手段を有することににより、全バス障害時にも瞬
断か電源装置事故かを判定して電源装置事故のときは復
旧後の処理を、また一部バス障害時にはバス切替え等の
障害処理を迅速に開始できる効果がある。
第1図は本発明の分散処理システムの一実施例の構成を
示すブロック図、第2図は本実施例のスレーブプロセッ
サ5.6.7等の有するスレーブバス制御装置5a、6
a、7a等の内部構成を示すブロック図、第3図は本実
施例において使用される制御信号31および系構成信号
30のフォーマットを示す図、第4図は本実施例におけ
る制御信号31と系構成信号30の授受シーケンス図、
第5図は木実雄側におけるマスタープロセッサ3の障害
処理手順を示すフローチャートである。 1・・・・・・・・・・り第1のバス、2・・・・・・
・・・・・・第2のバス、3・・・・・・・・・・・・
マスタープロセッサ、3a・・・・・・・・・マスター
バス制御装置、4・・・・・・・・・・・・無停電電源
装置。 5.6.7・・・・・・スレーブプロセッサ、5a、8
a、7a・・・スレーブバス制御装置、8・・・・・・
・・・・・・電源装置、11・・・・・・・・・・・・
Fパターン、12・・・・・・・・・・・・アドレス部
、13・・・・・・・・・・・・コマンド部、14・・
・・・・・・・・・・情報部、15・・・・・・・・・
・・・Fe2部、21・・・・・・・・・・・・バス選
択回路。 22・・・・・・・・・・・・バイパス経路。 23□・・・・・・・・・直並列変換回路。 232・・・・・・・・・並直列変換回路、24・・・
・・・・・・・・・フレーム処理回路、25・・・・・
・・・・・・・アラームフレーム送信回路。 26・・・・・・・・・・・・制御信号再生回路、30
・・・・・・・・・・・・系構成信号、31・・・・・
・・・・・・・制御信号、41〜47・・・・・・ステ
ップ。 ′) 芝5 第2(2) 第4図
示すブロック図、第2図は本実施例のスレーブプロセッ
サ5.6.7等の有するスレーブバス制御装置5a、6
a、7a等の内部構成を示すブロック図、第3図は本実
施例において使用される制御信号31および系構成信号
30のフォーマットを示す図、第4図は本実施例におけ
る制御信号31と系構成信号30の授受シーケンス図、
第5図は木実雄側におけるマスタープロセッサ3の障害
処理手順を示すフローチャートである。 1・・・・・・・・・・り第1のバス、2・・・・・・
・・・・・・第2のバス、3・・・・・・・・・・・・
マスタープロセッサ、3a・・・・・・・・・マスター
バス制御装置、4・・・・・・・・・・・・無停電電源
装置。 5.6.7・・・・・・スレーブプロセッサ、5a、8
a、7a・・・スレーブバス制御装置、8・・・・・・
・・・・・・電源装置、11・・・・・・・・・・・・
Fパターン、12・・・・・・・・・・・・アドレス部
、13・・・・・・・・・・・・コマンド部、14・・
・・・・・・・・・・情報部、15・・・・・・・・・
・・・Fe2部、21・・・・・・・・・・・・バス選
択回路。 22・・・・・・・・・・・・バイパス経路。 23□・・・・・・・・・直並列変換回路。 232・・・・・・・・・並直列変換回路、24・・・
・・・・・・・・・フレーム処理回路、25・・・・・
・・・・・・・アラームフレーム送信回路。 26・・・・・・・・・・・・制御信号再生回路、30
・・・・・・・・・・・・系構成信号、31・・・・・
・・・・・・・制御信号、41〜47・・・・・・ステ
ップ。 ′) 芝5 第2(2) 第4図
Claims (1)
- 【特許請求の範囲】 複数のスレーブプロセッサと、無停電装置を有するマス
タープロセッサとが多重リングバスに接続され、各プロ
セッサがそれぞれの有するバス制御装置により、接続さ
れたバスを制御および監視し、相互間の通信を行なう分
散処理システムにおいて、 マスタープロセッサのバス制御装置に、 バス障害発生時に起動して、ある設定時間を超えて該障
害が継続したとき異常信号を出力する多重バス監視手段
と、 前記異常信号を受けて障害処理を行なう障害処理手段を
有することを特徴とする分散処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61201010A JPS6355662A (ja) | 1986-08-26 | 1986-08-26 | 分散処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61201010A JPS6355662A (ja) | 1986-08-26 | 1986-08-26 | 分散処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6355662A true JPS6355662A (ja) | 1988-03-10 |
Family
ID=16433995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61201010A Pending JPS6355662A (ja) | 1986-08-26 | 1986-08-26 | 分散処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6355662A (ja) |
-
1986
- 1986-08-26 JP JP61201010A patent/JPS6355662A/ja active Pending
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