JPS6349945A - デ−タ処理装置のプロセス・ロ−ルイン方式 - Google Patents
デ−タ処理装置のプロセス・ロ−ルイン方式Info
- Publication number
- JPS6349945A JPS6349945A JP61194916A JP19491686A JPS6349945A JP S6349945 A JPS6349945 A JP S6349945A JP 61194916 A JP61194916 A JP 61194916A JP 19491686 A JP19491686 A JP 19491686A JP S6349945 A JPS6349945 A JP S6349945A
- Authority
- JP
- Japan
- Prior art keywords
- register
- storage means
- entry number
- groups
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 110
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000000725 suspension Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置のプロセス・ロールイン方式に
関し、特に多重プログラミング制′４ＴｊＪＭ能を有す
るデータ処理装置におけるプロセス・ロールイン時のソ
フトウェア可視レジスタ群の緩衝記憶制御に関する。
関し、特に多重プログラミング制′４ＴｊＪＭ能を有す
るデータ処理装置におけるプロセス・ロールイン時のソ
フトウェア可視レジスタ群の緩衝記憶制御に関する。
多種多様な処理を同時に効率よく実行させるためのプロ
グラム切換処理は多重プログラミング制御と呼ばれ、コ
ンピュータの性能向上にとって重要な基本制御機能であ
る。また、プロセスとはこのような多重プログラミング
制御を中央処理装置の機能として実現するときのハード
ウェア上での管理単位で、中央処理装置の上で実行され
るプロセスは実行可能な複数のプロセス各々に与えられ
た優先順位の高いものが選択される。例えば、実行中の
プロセスが入出力要求を行なってその入出力動作の完了
を待つ間、そのプロセスは待機中となって中央処理装置
を他の実行可能なプロセスに空は渡す。また、その入出
力動作が完了して、前記待機中のプロセスが実行可能状
態になり、実行可能なプロセスの行列に加えられると、
現在実行中のプロセスの優先順位と比較し必要ならば実
行プロセスを入れ替える。
グラム切換処理は多重プログラミング制御と呼ばれ、コ
ンピュータの性能向上にとって重要な基本制御機能であ
る。また、プロセスとはこのような多重プログラミング
制御を中央処理装置の機能として実現するときのハード
ウェア上での管理単位で、中央処理装置の上で実行され
るプロセスは実行可能な複数のプロセス各々に与えられ
た優先順位の高いものが選択される。例えば、実行中の
プロセスが入出力要求を行なってその入出力動作の完了
を待つ間、そのプロセスは待機中となって中央処理装置
を他の実行可能なプロセスに空は渡す。また、その入出
力動作が完了して、前記待機中のプロセスが実行可能状
態になり、実行可能なプロセスの行列に加えられると、
現在実行中のプロセスの優先順位と比較し必要ならば実
行プロセスを入れ替える。
このように、実行中プロセスが待機中となって中央処理
装置を他のプロセスに空は渡す場合や、新たに実行可能
なプロセスの行列に加えられたプロセスの優先順位が実
行中のプロセスよりも高い場合は実行プロセスの入替え
（プロセス・スワップと称する）が行なわれる。
装置を他のプロセスに空は渡す場合や、新たに実行可能
なプロセスの行列に加えられたプロセスの優先順位が実
行中のプロセスよりも高い場合は実行プロセスの入替え
（プロセス・スワップと称する）が行なわれる。
従来の多重プログラミングｆｆｔｌ＋？［ｓｌ能を有す
るデータ処理装置では、中央処理装置内に命令カウンタ
や各種演算レジスタなどのソフトウェア可視レジスタを
現在実行中のプロセス分のみしか持たないので、次に述
べるような手続きでプロセス・スワップが行なわれる。
るデータ処理装置では、中央処理装置内に命令カウンタ
や各種演算レジスタなどのソフトウェア可視レジスタを
現在実行中のプロセス分のみしか持たないので、次に述
べるような手続きでプロセス・スワップが行なわれる。
すなわち、実行中プロセスの命令カウンタや各種演算レ
ジスタなどのソフトウェア可視レジスタの内容を主記憶
装置上のプロセス固をの退避領域に退避しくプロセス・
ロールアウトと称する）、この後、新しい実行プロセス
の内容を主記憶装置上のプロセス固有の退避領域から命
令カウンタや各種演算レジスタなどのソフトウェア可視
レジスタに格納しくプロセス・ロールインと称する）、
また実行可能なプロセスの行列を作り替える。
ジスタなどのソフトウェア可視レジスタの内容を主記憶
装置上のプロセス固をの退避領域に退避しくプロセス・
ロールアウトと称する）、この後、新しい実行プロセス
の内容を主記憶装置上のプロセス固有の退避領域から命
令カウンタや各種演算レジスタなどのソフトウェア可視
レジスタに格納しくプロセス・ロールインと称する）、
また実行可能なプロセスの行列を作り替える。
このような従来構成においては、以上説明したようにプ
ロセスが切り替わる毎に主起ｔα装置とソフトウェア可
視レジスタとの間で必ずデータの交換が必要になり、オ
ーバヘッドロスが生ずるためにシステムのスループット
が低下するという欠点がある。
ロセスが切り替わる毎に主起ｔα装置とソフトウェア可
視レジスタとの間で必ずデータの交換が必要になり、オ
ーバヘッドロスが生ずるためにシステムのスループット
が低下するという欠点がある。
そこで本発明の目的は、プロセス・ロールイン時におけ
る主記憶装置からソフトウェア可視レジスタへのデータ
の移送をある確率で低下せしめ、プロセス・ロールイン
時でのオーバヘッドロスを低減してシステムのスループ
ットを向上させることにある。
る主記憶装置からソフトウェア可視レジスタへのデータ
の移送をある確率で低下せしめ、プロセス・ロールイン
時でのオーバヘッドロスを低減してシステムのスループ
ットを向上させることにある。
本発明は上記目的を達成するために、
各々が１プロセス分のソフトウェア可視レジスタを有し
プロセス毎に独立した第１の複数の格納手段と、 実行中プロセスの識別名を格納する第２の格納手段と、 前記第１の複数の格納手段の内の１プロセス分を選択す
る選択手段と、 該選択手段により選択すべき前記第１の複数の格納手段
の番号を格納する第３の格納手段と、プロセスの識別名
と前記第１の複数の格納手段の内の１つの番号とを対応
させて記憶し、前記第２の格納手段に格納されたプロセ
スの識別名と同一の識別名が格納されているか否かを照
合する連想記憶部と、 機械命令に指定されたように１プロセスのソフトウェア
可視レジスタの相対アドレスを生成して前記第１の複数
の格納手段に加えるアドレス生成手段と、 プロセス・ロールインの指示に呼応して、前記連想記憶
部上 敗する項目があれば、前記連想記憶部上でこれに対応す
る前記第１の複数の格納手段の番号を前記第３の格納手
段に格納し、 一致する項目がなければ、任意の方法で選択した前記連
想記憶部上にある前記第１の複数の格納手段の番号の１
つを前記第３の格納手段に格納すると共に、前記第３の
格納手段に格納された番号によって前記選択手段におい
て選択された前記第１の複数の格納手段の内の１つに対
し、ｌプロセス分のソフトウェア可視レジスタに必要な
情報を主記憶装置から取出して書込む制御手段とを設け
る。
プロセス毎に独立した第１の複数の格納手段と、 実行中プロセスの識別名を格納する第２の格納手段と、 前記第１の複数の格納手段の内の１プロセス分を選択す
る選択手段と、 該選択手段により選択すべき前記第１の複数の格納手段
の番号を格納する第３の格納手段と、プロセスの識別名
と前記第１の複数の格納手段の内の１つの番号とを対応
させて記憶し、前記第２の格納手段に格納されたプロセ
スの識別名と同一の識別名が格納されているか否かを照
合する連想記憶部と、 機械命令に指定されたように１プロセスのソフトウェア
可視レジスタの相対アドレスを生成して前記第１の複数
の格納手段に加えるアドレス生成手段と、 プロセス・ロールインの指示に呼応して、前記連想記憶
部上 敗する項目があれば、前記連想記憶部上でこれに対応す
る前記第１の複数の格納手段の番号を前記第３の格納手
段に格納し、 一致する項目がなければ、任意の方法で選択した前記連
想記憶部上にある前記第１の複数の格納手段の番号の１
つを前記第３の格納手段に格納すると共に、前記第３の
格納手段に格納された番号によって前記選択手段におい
て選択された前記第１の複数の格納手段の内の１つに対
し、ｌプロセス分のソフトウェア可視レジスタに必要な
情報を主記憶装置から取出して書込む制御手段とを設け
る。
第１の複数の格納手段にはそれぞれ異なるプロセスのソ
フトウェア可視レジスタが格納されているので、プロセ
ス・ロールインの指示時に次に実行すべきプロセスに必
要な情報を持つソフトウェア可視レジスタが既に前記第
１の複数の格納手段に存在していることが連想記憶部に
よって判明したときは、選択手段を切換えるだけで済む
ことになる。
フトウェア可視レジスタが格納されているので、プロセ
ス・ロールインの指示時に次に実行すべきプロセスに必
要な情報を持つソフトウェア可視レジスタが既に前記第
１の複数の格納手段に存在していることが連想記憶部に
よって判明したときは、選択手段を切換えるだけで済む
ことになる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は、プロセス名レジスタ１０．連想記憶部２５
を含むエントリ番号変換部２０．エントリ番号レジスタ
３０１選択回路４０．４つのプロセスに各々対応するソ
フトウェア可視レジスタ群５１．５２．５３および５４
．並びにアドレス生成部６０と演算部７０とロールイン
制御部８０と実行保留制御部９０とを含む実行部１００
から構成されている。
を含むエントリ番号変換部２０．エントリ番号レジスタ
３０１選択回路４０．４つのプロセスに各々対応するソ
フトウェア可視レジスタ群５１．５２．５３および５４
．並びにアドレス生成部６０と演算部７０とロールイン
制御部８０と実行保留制御部９０とを含む実行部１００
から構成されている。
多重プログラミング制御を行なうデータ処理装置は、一
般にそれぞれが複数個のプロセスから成る数多くのジョ
ブを実行し、またモニタ自身も数多くのプロセスから構
成されるので、データ処理装置上に実在しているプロセ
ス数はがなりな数になることがある０本実施例において
は、実在する全プロセスのうち４つだけのプロセスに対
応スる４組のソフトウェア可視レジスタ群５１．５２．
５３および５４が設けられている。この数は一般にハー
ドウェア量（コストがこれに比例）と効果（＝スループ
ットの向上）とのトレードオフにより決められるもので
ある。
般にそれぞれが複数個のプロセスから成る数多くのジョ
ブを実行し、またモニタ自身も数多くのプロセスから構
成されるので、データ処理装置上に実在しているプロセ
ス数はがなりな数になることがある０本実施例において
は、実在する全プロセスのうち４つだけのプロセスに対
応スる４組のソフトウェア可視レジスタ群５１．５２．
５３および５４が設けられている。この数は一般にハー
ドウェア量（コストがこれに比例）と効果（＝スループ
ットの向上）とのトレードオフにより決められるもので
ある。
ソフトウェア可視レジスタ群５１〜５４にはそれぞれ固
有のエントリ番号がつけられており、エントリ番号レジ
スタ３０に格納されるエントリ番号によって、選択回路
４０においてこれらのソフトウェア可視レジスタ群の内
唯−つが実行部１００と接続され、演算部７０等による
読出し及び書込みが可能になる。さらに各ソフトウェア
可視レジスタ群内のペースレジスタ、汎用レジスタなど
８亥当プロセス内で機械命令により指定される個々のソ
フトウェア可視レジスタを指定するための相対アドレス
は、アドレス生成部６０において機械命令から生成され
、ソフトウェア可視レジスタ群５１〜５４のすべてに共
通に用いられる。
有のエントリ番号がつけられており、エントリ番号レジ
スタ３０に格納されるエントリ番号によって、選択回路
４０においてこれらのソフトウェア可視レジスタ群の内
唯−つが実行部１００と接続され、演算部７０等による
読出し及び書込みが可能になる。さらに各ソフトウェア
可視レジスタ群内のペースレジスタ、汎用レジスタなど
８亥当プロセス内で機械命令により指定される個々のソ
フトウェア可視レジスタを指定するための相対アドレス
は、アドレス生成部６０において機械命令から生成され
、ソフトウェア可視レジスタ群５１〜５４のすべてに共
通に用いられる。
エントリ番号変換部２０には、プロセスとハードウェア
上に実在するソフトウェア可視レジスタ群との対応関係
を明らかにする目的で、例えば、第２図に示すように、
プロセスの識別名とこれに対応するソフトウェア可視レ
ジスタ群５１〜５４のエントリ番号およびこのエントリ
番号により指定されるソフトウェア可視レジスタ群の有
効無効の別を示す有効／無効指示フラグを含む連想記憶
部２５がある。
上に実在するソフトウェア可視レジスタ群との対応関係
を明らかにする目的で、例えば、第２図に示すように、
プロセスの識別名とこれに対応するソフトウェア可視レ
ジスタ群５１〜５４のエントリ番号およびこのエントリ
番号により指定されるソフトウェア可視レジスタ群の有
効無効の別を示す有効／無効指示フラグを含む連想記憶
部２５がある。
さて、いまこのデータ処理装置が多重プログラミング制
御に基づき新しいプロセスの実行準備を行なう（プロセ
ス・ロールイン）場合、そのプロセスの識別名がプロセ
ス名レジスタ１０に設定され、次にエントリ番号変換部
２０では、連想記憶部２５上で有効／無効指示フラグが
有効を示しているエントリの中から、各プロセスの識別
名とプロセス名レジスタ１０に設定されたプロセス名と
の一致を照合する。
御に基づき新しいプロセスの実行準備を行なう（プロセ
ス・ロールイン）場合、そのプロセスの識別名がプロセ
ス名レジスタ１０に設定され、次にエントリ番号変換部
２０では、連想記憶部２５上で有効／無効指示フラグが
有効を示しているエントリの中から、各プロセスの識別
名とプロセス名レジスタ１０に設定されたプロセス名と
の一致を照合する。
照合の結果により、両者が一致するものがあった（これ
をヒツトしたと称する）場合には、エントリ番号変換部
２０はそのプロセス名に対応するエントリ番号をエント
リ番号レジスタ３０に格納し、また信号線２１を介して
ロールイン制御部８０にヒツト信号を送出する。
をヒツトしたと称する）場合には、エントリ番号変換部
２０はそのプロセス名に対応するエントリ番号をエント
リ番号レジスタ３０に格納し、また信号線２１を介して
ロールイン制御部８０にヒツト信号を送出する。
一方、アドレス生成部６０は機械命令に指定されたよう
にソフトウェア可視レジスタ群内における相対アドレス
を生成し、また選択回路４０はエントリ番号レジスタ３
０により指定されたエントリ番号の唯一のソフトウェア
可視レジメタ群５１乃至５４のみを選択し、これらの制
御によって特定エントリ番号の特定相対アドレスのソフ
トウェア可視レジスタのみに対する演算部７０とのデー
タの交換（続出し並びに書込み）が可能となる。
にソフトウェア可視レジスタ群内における相対アドレス
を生成し、また選択回路４０はエントリ番号レジスタ３
０により指定されたエントリ番号の唯一のソフトウェア
可視レジメタ群５１乃至５４のみを選択し、これらの制
御によって特定エントリ番号の特定相対アドレスのソフ
トウェア可視レジスタのみに対する演算部７０とのデー
タの交換（続出し並びに書込み）が可能となる。
ロールイン制御部８０は、上記のようなヒツト信号が入
力されると、当該プロセスに対応するソフトウェア可視
レジスタ群がハードウェア上に有効に存在しているので
、主記憶装置（図示せず）上の当該プロセスに対応する
ソフトウェア可視レジスタの退避領域からソフトウェア
可視レジスタ群へのデータ格納（すなわちロールイン動
作）を抑止し、直ちに新しいプロセスの実行を開始する
よう制御する。
力されると、当該プロセスに対応するソフトウェア可視
レジスタ群がハードウェア上に有効に存在しているので
、主記憶装置（図示せず）上の当該プロセスに対応する
ソフトウェア可視レジスタの退避領域からソフトウェア
可視レジスタ群へのデータ格納（すなわちロールイン動
作）を抑止し、直ちに新しいプロセスの実行を開始する
よう制御する。
一方、エントリ番号変換部２０における照合の結果、合
致するエントリが無かった（ミスヒントした）場合には
、エントリ番号変換部２０はロールイン制御部８０に信
号線２１を介してミスヒント信号を送出する。これによ
りロールイン制御部８０は信号線８１を介してエントリ
番号変換部２０の連想記憶部２５上に新プロセスのプロ
セス名とエントリ番号と有効指示を示す有効／無効指示
フラグとを書込む。
致するエントリが無かった（ミスヒントした）場合には
、エントリ番号変換部２０はロールイン制御部８０に信
号線２１を介してミスヒント信号を送出する。これによ
りロールイン制御部８０は信号線８１を介してエントリ
番号変換部２０の連想記憶部２５上に新プロセスのプロ
セス名とエントリ番号と有効指示を示す有効／無効指示
フラグとを書込む。
このとき、効率良くシステムを動かすためには、書きつ
ぶされるプロセス名に対応するエントリ番号を選ぶのに
公知のＬ ＲＵ （ＬＥＡＳＴ ＲＥＣＥＮＴＬＹυ５
ＥＤ）の手法を用いるのも良いが、本発明ではその方法
までは限定しない、上述のようにプロセス名レジスタ１
０にセットされた識別名と同一の識別名に関する情軸が
連想記憶部２５に書込まれると、その新プロセス名に対
応するエントリ番号がエントリ番号レジスタ３０に格納
される。そこで、ロールイン制御部８０は、次に主記憶
装置（図示せず）上の新プロセスに対応する退避領域か
らデータを続出して、エントリ番号レジスタ３０で指定
されるエントリ番号を持つソフトウェア可視レジスタ群
５１〜５４の内の１組のソフトウェア可視レジスタ群の
各アドレスにこの読出したデータを格納する。
ぶされるプロセス名に対応するエントリ番号を選ぶのに
公知のＬ ＲＵ （ＬＥＡＳＴ ＲＥＣＥＮＴＬＹυ５
ＥＤ）の手法を用いるのも良いが、本発明ではその方法
までは限定しない、上述のようにプロセス名レジスタ１
０にセットされた識別名と同一の識別名に関する情軸が
連想記憶部２５に書込まれると、その新プロセス名に対
応するエントリ番号がエントリ番号レジスタ３０に格納
される。そこで、ロールイン制御部８０は、次に主記憶
装置（図示せず）上の新プロセスに対応する退避領域か
らデータを続出して、エントリ番号レジスタ３０で指定
されるエントリ番号を持つソフトウェア可視レジスタ群
５１〜５４の内の１組のソフトウェア可視レジスタ群の
各アドレスにこの読出したデータを格納する。
なお、プロセス・ロールアウト動作では、従来と同様に
ロールアウトされるプロセスのソフトウェア可視レジス
タの内容を主記憶装置上の該プロセスに対応する退避領
域へ必ず退避するので、上述のプロセス・ロールイン動
作ではたとえミスヒツトしてもソフトウェア可視レジス
タ群の上書きされるエントリの内容を主記憶装置上に退
避するには及ばない、勿論、プロセス・ロールアウト動
作においてはロールアウトされるプロセスのソフトウェ
ア可視レジスタの内容を退避しないようにし、プロセス
・ロールイン動作においてミスヒツトが生じたとき、上
書きされるエントリの内容を退避することも考えられる
が、このようにすると非実行中プロセスについての退避
処理が必要となる為に制御が複雑化する０本実施例でロ
ールアウト時に必ず退避処理を行なっているのはそのよ
うな制御の複雑化を回避して制御の容易化を狙ったもの
である。
ロールアウトされるプロセスのソフトウェア可視レジス
タの内容を主記憶装置上の該プロセスに対応する退避領
域へ必ず退避するので、上述のプロセス・ロールイン動
作ではたとえミスヒツトしてもソフトウェア可視レジス
タ群の上書きされるエントリの内容を主記憶装置上に退
避するには及ばない、勿論、プロセス・ロールアウト動
作においてはロールアウトされるプロセスのソフトウェ
ア可視レジスタの内容を退避しないようにし、プロセス
・ロールイン動作においてミスヒツトが生じたとき、上
書きされるエントリの内容を退避することも考えられる
が、このようにすると非実行中プロセスについての退避
処理が必要となる為に制御が複雑化する０本実施例でロ
ールアウト時に必ず退避処理を行なっているのはそのよ
うな制御の複雑化を回避して制御の容易化を狙ったもの
である。
また、多重プログラミング制御の方式によっては、特定
のプロセスを実行保留（ＳｔｌＳＰＥＮＤ） 、すなわ
ち実行中（ＲｌｌＮＮ ＩＮＧ） 、実行可能（１？Ｅ
ＡＤＹ） 、待機中（ＷＡ ＩＴ）のいずれかの状態か
ら隔離された実行不可能の状態に置くことが指定可能で
あり、この指定が行なわれた時には、エントリ番号変換
部２０では連想記憶部２５上に該当するプロセス名が登
録されているか否か照合し、もし登録されていれば、実
行保留制御部９０によって信号線９１を介して連想記憶
部２５上で該当するプロセスに対応する有効／無効指示
フラグの無効化が行なわれる。
のプロセスを実行保留（ＳｔｌＳＰＥＮＤ） 、すなわ
ち実行中（ＲｌｌＮＮ ＩＮＧ） 、実行可能（１？Ｅ
ＡＤＹ） 、待機中（ＷＡ ＩＴ）のいずれかの状態か
ら隔離された実行不可能の状態に置くことが指定可能で
あり、この指定が行なわれた時には、エントリ番号変換
部２０では連想記憶部２５上に該当するプロセス名が登
録されているか否か照合し、もし登録されていれば、実
行保留制御部９０によって信号線９１を介して連想記憶
部２５上で該当するプロセスに対応する有効／無効指示
フラグの無効化が行なわれる。
第３図はエントリ番号変換部２０の実施例のブロック図
であり、第１図と同一符号は同一部分を示し、２００は
ハツシング（ＨＡＳＩＩＩＮＧ）回路、２０１は比較器
、２０２はアンド回路、２０３は書込み回路、２０４は
有効／無効指示フラグの読出し線、２０５はプロセス識
別名の読出し線、２０６はエントリ番号の読出し線、２
０７は有効／無効指示フラグの書込み線、２０８はプロ
セス識別名の書込み線、２０９はエントリ番号の書込み
線、２１０はメモリである。ハツシング回路２００はプ
ロセス名レジスタ１０にセントされたプロセス識別名に
基づいてメモリ２１０のアドレスを順次生成し、逐次続
出されたプロセス識別名は比較器２０１においてプロセ
ス名レジスタ１０にセントされたプロセス識別名と比較
される。この比較で一致が検出され、且つその時に読出
し線２０４に続出されている指示フラグがを効を指示し
ている場合、アンド回路２０２の出力がアクティブとな
ってヒツト信号が信号線２１に出力され、且つエントリ
番号レジスタ３０にセット信号が送出され、続出し線２
０６に読出されていたエントリ番号がエントリ番号レジ
スタ３０にセットされる。ミスヒツトの場合には、信号
線２１はアクティブにはならない。
であり、第１図と同一符号は同一部分を示し、２００は
ハツシング（ＨＡＳＩＩＩＮＧ）回路、２０１は比較器
、２０２はアンド回路、２０３は書込み回路、２０４は
有効／無効指示フラグの読出し線、２０５はプロセス識
別名の読出し線、２０６はエントリ番号の読出し線、２
０７は有効／無効指示フラグの書込み線、２０８はプロ
セス識別名の書込み線、２０９はエントリ番号の書込み
線、２１０はメモリである。ハツシング回路２００はプ
ロセス名レジスタ１０にセントされたプロセス識別名に
基づいてメモリ２１０のアドレスを順次生成し、逐次続
出されたプロセス識別名は比較器２０１においてプロセ
ス名レジスタ１０にセントされたプロセス識別名と比較
される。この比較で一致が検出され、且つその時に読出
し線２０４に続出されている指示フラグがを効を指示し
ている場合、アンド回路２０２の出力がアクティブとな
ってヒツト信号が信号線２１に出力され、且つエントリ
番号レジスタ３０にセット信号が送出され、続出し線２
０６に読出されていたエントリ番号がエントリ番号レジ
スタ３０にセットされる。ミスヒツトの場合には、信号
線２１はアクティブにはならない。
書込み回路２０３は信号線８１．９１を介したロールイ
ン制御部８０または実行保留制御部９０からの指示を受
け、書込みｖＡ２０７〜２０９に加えられている上書き
用データをメモリ２１０に書込むものであり、ロールイ
ン制御部８０からの書込みは、メモリ２１０の有効／無
効指示フラグ、プロセス識別名、エントリ番号に対して
行なわれ、実行保留制御部９０からの書込みは有効／無
効指示フラグについてのみ行なわれる。
ン制御部８０または実行保留制御部９０からの指示を受
け、書込みｖＡ２０７〜２０９に加えられている上書き
用データをメモリ２１０に書込むものであり、ロールイ
ン制御部８０からの書込みは、メモリ２１０の有効／無
効指示フラグ、プロセス識別名、エントリ番号に対して
行なわれ、実行保留制御部９０からの書込みは有効／無
効指示フラグについてのみ行なわれる。
以上説明したように、本発明は、選択的に使用可能な複
数プロセス分のソフトウェア可視レジスタ群を設けると
共に、プロセス名と各ソフトウェア可視レジスタ群との
Ｍｉ（セント）の対応を連想記憶部で管理することによ
って、プロセスロールインの際の主記憶装置からソフト
ウェア可視レジスタへのデータの移送をある石１率で不
要ならしめ、プロセスロールインでのオーバヘノドロス
ヲ低減してシステムのスルーブツトを向上させるという
効果がある。
数プロセス分のソフトウェア可視レジスタ群を設けると
共に、プロセス名と各ソフトウェア可視レジスタ群との
Ｍｉ（セント）の対応を連想記憶部で管理することによ
って、プロセスロールインの際の主記憶装置からソフト
ウェア可視レジスタへのデータの移送をある石１率で不
要ならしめ、プロセスロールインでのオーバヘノドロス
ヲ低減してシステムのスルーブツトを向上させるという
効果がある。
第１図は本発明の一実施例のブロック図、第２図は連想
記憶部の格納情報の説明図および、第３図はエン） Ｉ
Ｊ番号変換部２０の実施例のブロック図である。 図において、１０・・・プロセス名レジスタ、２０・・
・エントリ番号変換部、２５・・・連想記憶部、３０・
・・エントリ番号レジスタ、４０・・・選択回路、５１
．５２．５３．５４・・・１プロセスのソフトウェア可
視レジスタ群、６０・・・アドレス生成部、７０・・・
演算部、８０・・・ロールイン制御部、９０・・・実行
保留制御部、１００・・・実行部。
記憶部の格納情報の説明図および、第３図はエン） Ｉ
Ｊ番号変換部２０の実施例のブロック図である。 図において、１０・・・プロセス名レジスタ、２０・・
・エントリ番号変換部、２５・・・連想記憶部、３０・
・・エントリ番号レジスタ、４０・・・選択回路、５１
．５２．５３．５４・・・１プロセスのソフトウェア可
視レジスタ群、６０・・・アドレス生成部、７０・・・
演算部、８０・・・ロールイン制御部、９０・・・実行
保留制御部、１００・・・実行部。
Claims (1)
- 【特許請求の範囲】 各々が１プロセス分のソフトウェア可視レジスタを有し
プロセス毎に独立した第１の複数の格納手段と、 実行中プロセスの識別名を格納する第２の格納手段と、 前記第１の複数の格納手段の内の１プロセス分を選択す
る選択手段と、 該選択手段により選択すべき前記第１の複数の格納手段
の番号を格納する第３の格納手段と、プロセスの識別名
と前記第１の複数の格納手段の内の１つの番号とを対応
させて記憶し、前記第２の格納手段に格納されたプロセ
スの識別名と同一の識別名が格納されているか否かを照
合する連想記憶部と、 機械命令に指定されたように１プロセスのソフトウェア
可視レジスタの相対アドレスを生成して前記第１の複数
の格納手段に加えるアドレス生成手段と、 プロセス・ロールインの指示に呼応して、前記連想記憶
部の照合の結果、前記連想記憶部上に一致する項目があ
れば、前記連想記憶部上でこれに対応する前記第１の複
数の格納手段の番号を前記第３の格納手段に格納し、 一致する項目がなければ、任意の方法で選択した前記連
想記憶部上にある前記第１の複数の格納手段の番号の１
つを前記第３の格納手段に格納すると共に、前記第３の
格納手段に格納された番号によって前記選択手段におい
て選択された前記第１の複数の格納手段の内の１つに対
し、１プロセス分のソフトウェア可視レジスタに必要な
情報を主記憶装置から取出して書込む制御手段とを具備
したことを特徴とするデータ処理装置のプロセス・ロー
ルイン方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194916A JPS6349945A (ja) | 1986-08-20 | 1986-08-20 | デ−タ処理装置のプロセス・ロ−ルイン方式 |
| US07/082,558 US4905190A (en) | 1986-08-20 | 1987-08-07 | Multiprogram control information processing system with process roll-in from main memory |
| FR8711723A FR2603121B1 (fr) | 1986-08-20 | 1987-08-19 | Systeme de rappel en memoire centrale de processus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194916A JPS6349945A (ja) | 1986-08-20 | 1986-08-20 | デ−タ処理装置のプロセス・ロ−ルイン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349945A true JPS6349945A (ja) | 1988-03-02 |
Family
ID=16332474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61194916A Pending JPS6349945A (ja) | 1986-08-20 | 1986-08-20 | デ−タ処理装置のプロセス・ロ−ルイン方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4905190A (ja) |
| JP (1) | JPS6349945A (ja) |
| FR (1) | FR2603121B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180653A (ja) * | 1992-10-02 | 1994-06-28 | Hudson Soft Co Ltd | 割り込み処理方法および装置 |
| US5944816A (en) * | 1996-05-17 | 1999-08-31 | Advanced Micro Devices, Inc. | Microprocessor configured to execute multiple threads including interrupt service routines |
| US6185484B1 (en) * | 1998-08-05 | 2001-02-06 | Eaton Corporation | Method of operating a motor vehicle management computer system |
| US6154832A (en) * | 1998-12-04 | 2000-11-28 | Advanced Micro Devices, Inc. | Processor employing multiple register sets to eliminate interrupts |
| EP1122643A1 (de) * | 2000-02-07 | 2001-08-08 | Siemens Aktiengesellschaft | Schaltungsanordnung und Verfahren zur Hardware-Interruptbehandlung |
| JP6623894B2 (ja) * | 2016-03-29 | 2019-12-25 | 富士通株式会社 | 情報処理システム、情報処理装置、情報処理プログラムおよび情報処理方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3245047A (en) * | 1962-09-19 | 1966-04-05 | Ibm | Selective data transfer apparatus |
| US3373408A (en) * | 1965-04-16 | 1968-03-12 | Rca Corp | Computer capable of switching between programs without storage and retrieval of the contents of operation registers |
| FR2253420A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| US4318182A (en) * | 1974-04-19 | 1982-03-02 | Honeywell Information Systems Inc. | Deadlock detection and prevention mechanism for a computer system |
| KR900003591B1 (ko) * | 1985-04-08 | 1990-05-26 | 가부시기 가이샤 히다찌 세이사꾸쇼 | 데이터 처리장치 |
-
1986
- 1986-08-20 JP JP61194916A patent/JPS6349945A/ja active Pending
-
1987
- 1987-08-07 US US07/082,558 patent/US4905190A/en not_active Expired - Fee Related
- 1987-08-19 FR FR8711723A patent/FR2603121B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2603121B1 (fr) | 1993-12-31 |
| US4905190A (en) | 1990-02-27 |
| FR2603121A1 (fr) | 1988-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5386563A (en) | Register substitution during exception processing | |
| KR100848603B1 (ko) | 데이터 처리장치와 복귀상태의 저장방법 | |
| US5095526A (en) | Microprocessor with improved interrupt response with interrupt data saving dependent upon processor status | |
| US9158574B2 (en) | Handling interrupts in data processing | |
| JPS62165250A (ja) | 仮想記憶方法 | |
| JPH10232839A (ja) | キャッシュシステムおよびキャッシュメモリの作動方法 | |
| JPH0147813B2 (ja) | ||
| JPH06231043A (ja) | 仮想記憶システムにおけるデータ転送装置及びその方法 | |
| JPS6341100B2 (ja) | ||
| JPH01228027A (ja) | アドレス空間管理方法 | |
| JPS6349945A (ja) | デ−タ処理装置のプロセス・ロ−ルイン方式 | |
| EP0884683A2 (en) | Cache device | |
| GB1495729A (en) | Apparatus and method for handling exceptions in a data processing system | |
| US5426749A (en) | Buffer control system using synonymic line address to retrieve second tag portion for fetch and store accesses while first tag portion is invalidated | |
| JP3022398B2 (ja) | 仮想計算機方式 | |
| JPS603229B2 (ja) | 情報処理方式 | |
| JPS62106548A (ja) | デ−タ処理装置 | |
| JPS62221041A (ja) | 仮想計算機システムにおけるデイスパツチ制御装置 | |
| JP2742245B2 (ja) | 並列計算機 | |
| JPH0756633B2 (ja) | タスク切換え方式 | |
| JP3013993B2 (ja) | ベクトル処理方式 | |
| JPH0535507A (ja) | 中央処理装置 | |
| JPH03154130A (ja) | タスクスイッチング方式 | |
| JPH0738168B2 (ja) | データ処理装置 | |
| JPH0764858A (ja) | キャッシュメモリ |