JPS634690A - 厚膜混成集積回路基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体素子の実装位置に角穴と、表裏を導通したスルー
ホールを配し、接続用の回路パターンを片面に形成した
上部基板と、　前記上部基板のスルーホールと半導体素
子を接続する回路パターンを片面に形成した下部基板と
を、絶縁体を介して結合してペアチップ実装用の凹部と
した簡単な構造で、チップ部品の実装時に印刷法による
半田供給を可能にする混成集積回路基板。

〔産業上の利用分野〕

本発明は、各種電子機器の構成に広く使用される厚膜混
成集積回路基板に関するものである。

特に、半導体素子とチップ部品を実装する混成集積回路
のプリント板において、チップ部品の実装時に印刷法に
よる半田供給ができる構造の厚膜混成集積回路基板が要
求されている。

〔従来の技術〕

従来、広く使用されている厚膜混成集積回路基板の構造
は第３図に示すように、矩形形状をした焼結セラミック
板の主面、即ち電子部品を搭載するチップ実装面１゛−
１に、側縁よりチップ部品４及び半導体素子５等の前記
電子部品を接続する回路パターン１゛−３を形成して、
その回路パターン１°−３と搭載部品の接続部を除く全
面にガラスの保護膜（図示せず）を設けた構造の、厚膜
混成集積回路基板（以下基板と云う）１゛を使用し、第
４図に示すように前記チップ実装面１゛−１の指定され
た位置に半導体素子５を搭載し、−般共晶半田の融点に
耐える接着剤で固着して半導体素子５と回路パターン１
°−３はワイヤ５−１をポンデイグにて接続し、その部
分をチップコート７”で覆って保護した後に、チップ部
品４を指定された位置に搭載してペースト状の半田６を
手作業、又はデイスペンサ法で供給してリフローにより
半田付けを行っている。

〔発明が解決しようとする問題点〕

以上説明の従来の厚膜混成集積回路基板の構造で問題と
なるのは、基板に搭載した半導体素子及び、その保護を
するチップコートとがチップ実装面で凸部となることに
より、チップ部品を実装する際に行う半田の供給にその
供給時間が短く、且つ供給量の均一性に優れた印刷法が
、基板上の前記凸部が障害となって半田印刷が不可能と
なる点である。

そのため、デイスペンサ法、又は手作業による半田の供
給を行うことにより、その供給時間が長くなり、且つ供
給量の均一性が欠ける等半田付は時間の増大と、信頼性
の低下を来す要因となっている。

本発明は以上のような状況からチップ部品を実装する際
に、半田の供給が簡単、且つ信頼性が優れた印刷法を使
用できる新しい厚膜混成集積回路基板の提供を目的とし
たものである。

〔問題点を解決するための手段〕

上記問題点は第１図に示すように、半導体素子５が実装
できる大きさの角穴と、複数のスルーホール２−４を設
けたセラミック板の主面に、搭載するチップ部品４及び
スルーホール２−４を接続する回路パターン２−２を形
成してチップ部品実装面２−１を形成し、スルーホール
２−４の表裏を導通した上部基板２と、 前記上部基板２と同じ寸法で矩形形状のセラミック板の
結合面側に、前記スルーホール２−４と半導体素子５と
を接続する回路パターン１−２を形成した下部基板ｌの
ペアチップ実装面１−１を、前記スルーホール２−４と
下部基板１の回路パターン１−２とを接続し、その回路
パターン１−２を形成した以外の部分を絶縁体３を介し
て結合し、ペアチップ５を実装する凹部２−３を設けた
本発明の厚膜混成集積回路基板により解決される。

〔作用〕

即ち本発明においては、凹部２−３用の角穴、スルーホ
ール２−４及びチップ部品実装面２−１に回路パターン
２−２を設けた上部基板２と、半導体素子実装面１−１
に半導体素子５と接続する回路パターン１−２を形成し
た下部基ｖｉ１とを、絶縁体３を介して結合して凹部２
−３を設け、その凹部２−３の底面に当たる下部基板１
の半導体素子実装面１−１に半導体素子５を固着して、
その回路パターン１−２と接続することにより、その回
路パターン１−２と上部基板２の回路パターン２−２は
スルーホール２−４部を介して導通すると同時に、半導
体素子５及び接続用のワイヤ５−１は上部基板２のチッ
プ部品実装面２−１より内側となり、チップ部品を実装
する際に行う半田の供給時には障害となる凸部がなくな
って、供給−時間が短く、且つ供給量の均一性に優れた
印刷法が使用でき、混成集積回路基板への半田付は時間
の削減と、信頼性の向上ができる。

〔実施例〕

以下第１図〜第２図について本発明の一実施例を説明す
る。

第１図は本実施例による厚膜混成集積回路基板の構造を
示す斜視図、 第２図は本実施例による厚膜混成集積回路基板に部品を
実装した側断面図である。

第１図に示すように、半導体素子５を搭載する位置に、
その半導体素子５が実装できる大きさで結合後に凹部２
−３となる段付きの角穴と、その角穴近辺及び他の位置
に複数のスルーホール２−４を設けた、矩形形状の焼結
セラミック板のチップ部品実装面２−１側に、搭載する
チップ部品４及びスルーホール２，４とチップ部品実装
面２−１の一側縁とを接続する回路パターン２−２を印
刷して、スルーホール２−４の内部に表裏導通用のペー
ストを充填した上部基板２と、 前記上部基板２と外姿同じ寸法の矩形形状をした焼結セ
ラミック板の結合面、即ち半導体素子実装面１−１に、
上部基板２のスルーホール２−４と対向する位置から半
導体素子５の搭載位置まで接続用の回路パターン１−２
を形成した下部基板１を製作する。

その下部基板１の回路パターン１−２を除く部分の半導
体素子実装面１−１に絶縁体３を塗布して、上部基板２
のチップ部品実装面２−１の裏面と、下部基板１の半導
体素子実装面１−１を重ね合わせて一括焼成を行うする
ことにより、半導体素子５実装用の凹部２−３を有した
厚膜混成集積回路基板をを得る。

この厚膜混成集積回路基板に半導体素子５とチップ部品
４の実装は、第２図の側断面図に示すように厚膜混成集
積回路基板に設けられた凹部２−３の底面即ち、半導体
素子実装面１−１に半導体素子５を搭載して、接合体７
例えば、チップ部品４を実装する半田６の融点に耐える
接着剤で下部基板ｌに固着し、その半導体素子５と半導
体素子実装面１−１の回路パターン１−２とをワイヤ５
−１でボンディングして接続して、凹部２−３に挿入で
きる外寸のカバー８で上側を覆ってチップ部品実装面２
−１を平坦にする。

続いて、平坦となったチップ部品実装面２−１の指定個
所にペースト状の半田を印刷し、チップ部品４を所定の
位置に搭載して半田付は用の炉内で印刷した前記半田を
リフローし、その半田６により前記回路パターン２−２
にチップ部品４の接続と固着を同時に行って、半田付は
用のフラックスを洗浄することで信転性の高く、且つ組
立費の安い混成集積回路のパッケージができる。

尚、上記実施例の半導体素子５は、例えばＩＣ。

ＬＳ　１．その他の回路素子、ペアチップ等が適用でき
るものである。

〔発明の効果〕

以上説明したように本発明によれば簡単な構造で、半田
の供給時間が短く、且つ供給量の均一性に優れた印刷法
が使用できる等の利点えあり、著しい経済的及び品質的
の効果が期待でき工業的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例による厚膜混成集積回路基板
を示す斜視図、 第２図は本実施例による厚膜混成集積回路基板に部品を
実装した側断面図、 第３図は従来の厚膜混成集積回路基板を示す斜視図、 第４図は従来の厚膜混成集積回路基板に部品を実装した
側面図である。 図において、 １は下部基板、 １−１は半導体素子実装面、 １−２．２−２は回路パターン、 ２は上部基板、 ２−１はチップ部品実装面、 ２−３は凹部、　　　　２−４はスルーホール、３は絶
縁体、 ４はチップ部品、 ５は半導体素子、　　５−１はワイヤ、６は半田、 ７は接合材、 ８はカバー、 を示す。 第１図 第３図

Claims (1)

1. 【特許請求の範囲】 　結合後に凹部（２−３）となる角穴と、表裏を導通し
   たスルーホール（２−４）を配した板の主面に、電子部
   品接続用の回路パターン（２−２）を形成してチップ部
   品実装面（２−１）を設けた上部基板（２）と、前記ス
   ルーホール（２−４）と半導体素子（５）を接続する回
   路パターン（１−２）を主面に形成して、半導体素子実
   装面（１−１）を設けた下部基板（１）を備え、 実装する前記半導体素子（５）が上部基板（２）の回路
   パターン（２−２）と接続できるように、絶縁体（３）
   を介して前記下部基板（１）と結合し、前記半導体素子
   （５）実装用の凹部（２−３）としてなることを特徴と
   する厚膜混成集積回路基板。