JPS6346760A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係り、特にスイッチングトラ
ンジスタのゲート部を基板に垂直に形成し、キャパシタ
部をスイッチングトランジスタ上部に形成し、高集積化
を可能にした半導体記憶装置の製造方法に関する。

（従来の技術） ダイナミック型のメモリセルはメモリキャパシタとスイ
ッチングトランジスタからなり高集積化に適しているた
め広くメモリ素子として用られている。しかし高集積化
が進み１つのセル当りの面積が減少するとメモリキャパ
シタのみならずスイッチングトランジスタの占める面積
も減少させなければならない。

スイッチングトランジスタの占める面積を減少させる試
みの１つとして、スイッチングトランジスタ部を基板に
垂直に形成する方法がある。第３図（ａ）〜（ｄ）は従
来のスイッチングトランジスタを基板に垂直に形成した
、ダイナミック型ＭＯＳメモリセルの工程断面図を示し
たものである。

以下、この第３図の工程断面図に従って従来例の説明を
行なう。

まずＰ型シリコン基板３１上にビット線となるＮ型不純
物層３２をイオン注入等によりストライプ状に形成する
。次いで、例えば比校的厚いＳ　ｉ　Ｏ。

膜３３を形成し、これを所定の形状にパターニングし、
ＳｉＯｔ膜３３全３３し、これを所定の形状にバターニ
ングし、ＳｉＯ！膜３３全３３ツチングマスクとして用
いてリアクティブイオンエツチング（凡ＩＥ）により基
板３１をエツチングし、１つのメモリセルに対して１個
の溝を形成する。次いで、溝の底部にイオン注入法を用
いて基板と反対導電型の不純物層３４を形成する（第３
図（ａ））。

次に溝の側壁及び底部に第一の絶縁膜３５、例えばＳｉ
ｎ，膜を形成し、導電膜３６、例えばリンを含んだ多結
晶シリコン膜をビット線と直交する方向にストライプ状
に形成する。

ストライプ状に加工するとき、溝の底部の多結晶シリコ
ン膜の少なくとも一部をエツチング除去し、開口部を設
ける。（第３図（ｂ））。

ここで絶縁膜３５はスイッチングトランジスタのゲート
絶縁膜として用い、導電膜３６は、ゲート電極、すなわ
ちメモリセルのワード線として用いられる０次に導電膜
３６の上に第２の絶縁膜３７例えばＳｉｎ，膜を形成し
たのち、溝底部の絶縁膜３７を選択除去し、導１！膜３
８、例えばリンを含んだ多結晶シリコン膜をビット線と
ワード線の交差部に形成し、キャパシタ下部電極とする
（第３図（Ｃ））。このとき、導電膜３８は不純物層３
４と電気的に接続されるように形成する。

（発明が解決しようとする問題点） 本発明は、舅の底部に不純物層を形成する時、例えばイ
オン注入法を用いた場合に、講の側壁にも不純物が注入
され、溝の側壁部に形成するスイッチングトランジスタ
のしきい値制御が劣化するという問題を解決するもので
ある。

〔発明の構成〕

（問題点を解決するための手段） 本発明では、あらかじめ溝の底部の不純物層を形成する
領域にＮ型不純物層を埋め込んでおき、その後エピタキ
シャル成長を行い、Ｐ型エピタキシャル層を形成する。

さらに、トレンチを所定の場所に開け、ゲート酸化膜を
介してゲート′匝極を形成し、ワード線とする。この後
、前記のＮ型不純物層にｉｔ気的にコンタクトを取り、
キャパシタ下部電極を形成する。このようにすることに
よりトランジスタのトレンチ底部における電極をトレン
チ形成をした後にイオン注入を行わなくても形成できる
。

（作用） 本発明においては溝の側面をチャネル領域として用いた
トランジスタは例えばＳｉ表面をドレイン拡散層、溝の
底部をソース拡散層として構成される。この溝の底部の
Ｎ型不純物層（ソース拡散層）を形成するのに、従来は
、溝を形成した後にイオン注入を行いＮ型高濃度層を形
成する方法と溝の底部に堆積した例えばリンをドープし
たポリＳｉから拡散させて形成する方法の２通りが提案
されていたが、どちらの方法もそれぞれ欠点があった。

このため、あらかじめｎ型の埋込み不純物層を作り、そ
の上にＰ型のエピタキシャル層を作り、そしてＮ型の埋
込み不純物層に達するように溝を形成し、このＮ型不純
物層を前記トランジスタのソース拡散層として用いる方
法を本発明は提案している。このようにすることにより
溝の側面を用いたトランジスタ特性を劣化させることな
く、ソース拡散層を形成できる。

（実施例） 本発明の一実施例を第２図（ａ）〜（ｅ）に示した工程
断面図により説明する。

まず、Ｐ型（１００）シリコン基板１１上に、例えばア
ンチモン（ｓｂ）を不純物とする。

第１のＮ型窩濃度層１２を形成し、その後全面にＰ型の
１〜１０Ωｃｍ程度の濃度をもったシリコン層１３をエ
ピタキシャル成長法により例えば２μｍ程度形成する。

このＮ型不純物層１２は少はくとも後の工程で１を形成
する領域を含む程度の形状であるとする。さらに、この
エピタキシャル層１３の表面にビット線となるＮ型の第
２の不純物層１４をイオン注入法によりストライプ状に
形成する（第２図（ａ））。

次いで、例えば比較的厚い５ｉｎ２膜１５を例えば熱酸
化法により約４０００Ａ程度形成し、これを所定の形状
にパターニングし、このＳｉＯ，膜１５を耐エツチング
マスクとして用いて例えばリアクティブイオンエツチン
グ（ＲＩＥ）により第２のＮｆｆＪ層１４、エピタキシ
ャル層１３を連続してエツチングし、第１のＮ型窩１２
に達するように溝１６を形成する（第２図（ｂ））。次
に溝１６の便槽及び底部に第１の絶縁膜１７、例えばＳ
　ｉＯ１膜を２００Ａ程度形成し、さらに、第１の絶縁
膜１７を介して、導［９１８、例えばリンを含んだ多結
晶シリコン膜を全面に堆積する。この時、多結晶シリコ
ン膜の堆積条件は例えば平担部で厚く、また、溝の側壁
や底部では薄く堆積するようなものを選択すると良い。

次に反応性イオンエツチング（ＲＩＥ）を用いて全面の
多結晶シリコンに対してエツチングを行ない、溝の底部
の多結晶シリコン膜のみがエツチング除去される時点で
エツチングを終了する。溝の底部に対して膜厚の厚い平
担部や、溝の側壁部には、十分電極として作用できるく
らいの多結晶シリコン膜が残置されているようにエツチ
ングする。次に通常のレジストを用いたパターニング工
程により溝の底部のみがエツチング除去された導電膜１
８をビット線と直交する方向にストライブ状に形成する
（第２図（Ｃ））。ここで絶縁膜１７はスイッチングト
ランジスタのゲート絶縁膜として用い、導電膜１７はゲ
ート電極、すなわちメモリセルのワード線として用いら
れる。

次に導電膜１８上に第２の絶縁膜１９、例えば、Ｓｉｎ
、膜を形成したのち、溝の底部２０の絶縁膜１９を選択
除去し、第１のＮ型不純物層１２を露出させ、導電膜２
１、例えばリンを含んだ多結晶シリコン膜をビット線１
４とワード線１８の交差点に形成し、キャパシタ下部電
極とする（第２図（ｄ））。このとき、導電膜２１と第
１のＮ型不純物層１２は電気的に接続されており、第１
のＮ型不純物層はスイッチングトランジスタのソース電
極として働く。また、例えば第２の絶縁膜１９を熱酸化
膜で形成すれば、シリコン基板より多結晶シリコン膜の
方が酸化速度が早いので、この後、全面をＲＩＥ等でＳ
ｉｎ、膜エツチングすれば溝底部２０の酸化膜のみをエ
ツチング除去する事が可能である。

この後さらに導電膜２１上に第３の絶縁膜２２、例えば
Ｓｉｎ、膜を約１００Ａ程度形成したのち、キャパシタ
対向電極として導電膜２３、例えばリンを含んだ多結晶
シリコン膜を全面に堆積し、キャパシタ部を形成する（
第２図（ｅ））。

尚、導電膜１８．２１．２３は多結晶シリコンに限らず
、シリサイド膜かメタル、あるいは多結晶シリコン、シ
リサイドメタル等の何れから組み合せでも良い。また、
第１、第２、第３の絶縁膜も、８ｉ０．膜に限らず、窒
化膜、高誘電体膜、あるいは、それらを組み合せた多Ｍ
膜であっても良いことは言うまでもない。

この後、さらに導電膜３８上に第３の絶縁膜３９例えば
膜厚約１０ＯＡのＳｉｎ、膜を形成した後、キャパシタ
対向電極として導電膜例えばリンを含んだ多結晶シリコ
ン膜４０を全面に形成し、メモリセルを完成する（第３
図（ｄ））。

〔発明の効果〕

このようなメモリセル構造をとることにより、微細なメ
モリセル面積を実現できるようになった。

しかしながら、溝を形成した後に、イオン注入法により
溝の底部に不純物層を形成する方法では、第４図に示す
ように溝の側壁部４５にも不純物がイオン注入され、こ
のためこの後に溝の側壁１５≦に形成するスイッチング
トランジスタのしきい値の調整が非常に困難となり、メ
モリセルの電気的特性を著しく低下させるという問題が
発生する。

また、溝の底部のｎ”Ｗ＋１５９の形成に第５図に示す
ようにリンをドープしたポリＳｉ膜５７からの拡散で行
うことも従来おこなわれていたが、このときは、溝の底
部５８の自然酸化膜やホ゛リ　５ｉ５７中のリン濃度の
バラツキなどにより溝の底部コーナー６０まで制御性良
く拡散させることができなかった。このため溝の底部コ
ーナー６０が溝の側壁を利用したトランジスタ特性に影
響を与え、例えばトランジスタのサブスレッショルド特
性が２段になるなどのいわゆる「ハンプ現象」が観察さ
れ、製品の歩留りを著しく低下させていた。

本発明によれば、溝の底部にｎ型高濃度不純物層を形成
するに溝を形成した後にイオン注入を打ってｎ型高濃度
層を形成することがないので、溝の側面に高濃度のｎ型
不純物が注入されることがない。このため溝の側面を用
いたトランジスタを良好に形成できる。

また、同様にポリＳｉからの拡散による方法も取らなく
て良いから、溝の底部コーナーがトランジスタのチャネ
ル領域となることはなく、トランジスタ特性に溝底部の
ｎ型不純物層に起因した異常は生じない。さらに本発明
によれば、１セル当りの占有面積が従来例に較べ大幅に
減少し、高集積化が可能となる。また、穴の深さにより
ゲート長を自由にコントロールすることが可能であり、
穴を深くすることでショートチャネル効果の低減ができ
る。さらに穴の側壁全体がチャネル部となるため、トラ
ンジスタが比較的大きな電流で動作し、メモリ動作のス
ピードが早くなる。またキャパシタ部が基板と対向して
いないため、ソフトエアーに対し耐性がよい。また本発
明によれば、トランジスタのソース１！極を作る際に溝
の底部へのイオン注入とか、リンをドープしたポリＳｉ
からの拡散を行わずにすむためトランジスタ特性が劣化
せず、製品の歩留り、信頼性が著しく向上する。

【図面の簡単な説明】

第１図は本発明のメモリセル構造を説明するための平面
図及び概略図、第２図は本発明の一実施例を説明するた
めの工程断面図、第３図は従来例を説明するための工程
断面図、第４図及び第５図は従来方法の問題点を説明す
るための断面図である。 Ｐ型シリコン基板・・１１．３１．４１．５１ｎ層（ド
レイン）・・・１４．３２．５２Ｓｉｎ、膜・・・１５
．３３．４３ 穴部・・・１６ ｎＦｌｌ（７−ｘ　）−３４，４４，５９ゲート絶縁膜
（Ｓｉｎｔ股）・・・１７．３５．５４ポリＳｉ（ワー
ド線）・・・１８．３６．５５穴底部・・・２０，５８ ビット線・・・２３　、４２　、５２ 工ピタキシヤル層・・・１３ Ｎ型埋込み層・・・１２ 代理人　弁理士　則　近　憲　佑 同　　　　　　竹　　花　　喜久男 ｍ１図 第　　２　図 （ｄ） ？８３　図 第４図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板にＭＯＳトランジスタとＭＯＳキャパ
   シタから成るメモリセルを集積した半導体記憶装置を製
   造する方法において、前記半導体基板のＭＯＳトランジ
   スタのソースとなる領域の少なくとも一部に基板と逆導
   電型の第１の高濃度不純物層を形成する工程と、前記半
   導体基板及び前記第１の不純物層の上部全面に前記基板
   と同導電型の不純物を含む半導体層を堆積する工程と、
   前記第２の不純物層の表面にＭＯＳトランジスタのドレ
   インとなる前記基板と逆導電型の第３の高濃度不純物層
   を形成する工程と、前記第２及び第３の不純物層を貫通
   して、前記第１の不純物層に達するように設けられた穴
   部を形成する工程と、前記穴部の底に設けられた基板と
   逆導電型の第１の不純物層をソースとし、第２の不純物
   層をチャネル領域とし、第３の不純物層をドレインとす
   るように第１のゲート絶縁膜を介して前記穴部をおおっ
   てＭＯＳトランジスタのゲート電極を形成する工程と、
   前記穴部の底の前記第１の不純物層に設けられた開口部
   にて、前記第１の不純物層とコンタクトし、前記ゲート
   電極と第２の絶縁膜を介して少なくとも前記ゲート電極
   層上にキャパシタ下部電極層を形成する工程と、前記キ
   ャパシタ下部電極層上に第３の絶縁膜を介してキャパシ
   タ上部電極とを具備した事を特徴とする半導体記憶装置
   の製造方法。
2. （２）前記ゲート電極はリンをドープした多結晶シリコ
   ン膜であり、前記キャパシタ下部電極はリンをドープし
   た多結晶シリコン膜であり、前記第２の絶縁膜は酸化膜
   かあるいは、酸化膜を含む多層膜であり、前記キャパシ
   タ上部電極はリンをドープした多結晶シリコン膜である
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体記憶装置の製造方法。
3. （３）前記キャパシタ下部電極の少なくとも表面層はメ
   タル層であり、前記第２の絶縁膜は少なくとも高誘電体
   膜を含む絶縁膜であり、前記キャパシタ上部電極の少な
   くとも前記第２の絶縁膜と接する領域はメタル層である
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体記憶装置の製造方法。