JPH10154809A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH10154809A JPH10154809A JP8313851A JP31385196A JPH10154809A JP H10154809 A JPH10154809 A JP H10154809A JP 8313851 A JP8313851 A JP 8313851A JP 31385196 A JP31385196 A JP 31385196A JP H10154809 A JPH10154809 A JP H10154809A
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 36
- 239000010410 layer Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000000149 penetrating effect Effects 0.000 abstract 2
- 230000005684 electric field Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000002271 resection Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 トレンチ型のパワーＭＯＳＦＥＴの製造方法
の改善に関する。 【解決手段】 基板面及びオリエンテーション・フラッ
ト面の面方位がともに（１００）である一導電型の半導
体基板11と、その表層に順次形成された一導電型のドレ
イン領域12，逆導電型のチャネル領域13と、これらを貫
通するように設けられ、側壁の面方位がオリエンテーシ
ョン・フラット面10と一致し、かつ角部が切除され、切
除後に露出する面18の面方位が（１１０）となる溝17
と、溝17の内壁及び角部を被覆するように設けられたゲ
ート絶縁膜15と、ゲート絶縁膜15上に設けられ、溝17を
充填するように形成されたゲート電極16と、溝17の近傍
に設けられ、一導電型の不純物拡散層よりなるソース領
域14とを有すること。
の改善に関する。 【解決手段】 基板面及びオリエンテーション・フラッ
ト面の面方位がともに（１００）である一導電型の半導
体基板11と、その表層に順次形成された一導電型のドレ
イン領域12，逆導電型のチャネル領域13と、これらを貫
通するように設けられ、側壁の面方位がオリエンテーシ
ョン・フラット面10と一致し、かつ角部が切除され、切
除後に露出する面18の面方位が（１１０）となる溝17
と、溝17の内壁及び角部を被覆するように設けられたゲ
ート絶縁膜15と、ゲート絶縁膜15上に設けられ、溝17を
充填するように形成されたゲート電極16と、溝17の近傍
に設けられ、一導電型の不純物拡散層よりなるソース領
域14とを有すること。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、トレンチ型の縦型パワ
ー半導体装置の製造方法の改善に関する。
法に関し、さらに詳しくいえば、トレンチ型の縦型パワ
ー半導体装置の製造方法の改善に関する。
【０００２】
【従来の技術】以下で従来例に係る半導体装置について
図面を参照しながら説明する。この半導体装置は、図７
に示すようなトレンチ型のパワーＭＯＳＦＥＴである。
これを形成するには、図６に示すようなウエハ、すなわ
ち基板１の面方位が（１００）であって、オリエンテー
ション・フラット面２の面方位が（１１０）であるよう
なウエハを用いる。
図面を参照しながら説明する。この半導体装置は、図７
に示すようなトレンチ型のパワーＭＯＳＦＥＴである。
これを形成するには、図６に示すようなウエハ、すなわ
ち基板１の面方位が（１００）であって、オリエンテー
ション・フラット面２の面方位が（１１０）であるよう
なウエハを用いる。
【０００３】図７のパワーＭＯＳＦＥＴにおいては、Ｎ
+ 型の半導体基板１の表層にＮ- 型の共通ドレイン層２
がエピタキシャル成長法によって形成され、この共通ド
レイン層２の表層に、Ｐ+ 型の不純物が拡散されること
でチャネル層３が形成されている。またチャネル層３の
表層の一部には、Ｎ+ 型の不純物が拡散されることによ
りソース領域４が形成されており、これらを貫通するよ
うに溝（トレンチ）が設けられている。
+ 型の半導体基板１の表層にＮ- 型の共通ドレイン層２
がエピタキシャル成長法によって形成され、この共通ド
レイン層２の表層に、Ｐ+ 型の不純物が拡散されること
でチャネル層３が形成されている。またチャネル層３の
表層の一部には、Ｎ+ 型の不純物が拡散されることによ
りソース領域４が形成されており、これらを貫通するよ
うに溝（トレンチ）が設けられている。
【０００４】このトレンチは、側壁がオリエンテーショ
ン・フラット面２の面方位と一致するように形成されて
いるので、トレンチの側壁の面方位が（１１０）とな
り、トレンチの底面及び基板表面の面方位が（１００）
となっている。このトレンチの表層にはゲート絶縁膜５
が形成され、ゲート絶縁膜５上にはこのトレンチを充填
するようにポリシリコンゲート６が形成されている。
ン・フラット面２の面方位と一致するように形成されて
いるので、トレンチの側壁の面方位が（１１０）とな
り、トレンチの底面及び基板表面の面方位が（１００）
となっている。このトレンチの表層にはゲート絶縁膜５
が形成され、ゲート絶縁膜５上にはこのトレンチを充填
するようにポリシリコンゲート６が形成されている。
【０００５】上記のパワーＭＯＳＦＥＴを製造するにお
いては、トレンチを形成した後に熱酸化などで内壁及び
底面に酸化膜を成長させる事によってゲート絶縁膜５を
形成していた。
いては、トレンチを形成した後に熱酸化などで内壁及び
底面に酸化膜を成長させる事によってゲート絶縁膜５を
形成していた。
【０００６】
【発明が解決しようとする課題】上記の半導体装置によ
れば、図７に示すようにトレンチの側壁の面方位が（１
１０）となり、トレンチの底面及び基板表面の面方位が
（１００）となる。ゲート絶縁膜５を形成するには、上
述のようにトレンチを形成した後に、熱酸化によって酸
化膜をトレンチ内で成長させているが、酸化膜の形成工
程においては、面方位が（１００）の場合が成長速度が
最も遅く、次いで（１１１），（１１０）の順に速くな
るので、面方位が（１１０）であるトレンチの側壁での
酸化膜が、面方位が（１００）であるトレンチの底面及
び基板表面での酸化膜よりも速く成長して、トレンチ側
壁でのゲート絶縁膜の膜厚が厚くなる。
れば、図７に示すようにトレンチの側壁の面方位が（１
１０）となり、トレンチの底面及び基板表面の面方位が
（１００）となる。ゲート絶縁膜５を形成するには、上
述のようにトレンチを形成した後に、熱酸化によって酸
化膜をトレンチ内で成長させているが、酸化膜の形成工
程においては、面方位が（１００）の場合が成長速度が
最も遅く、次いで（１１１），（１１０）の順に速くな
るので、面方位が（１１０）であるトレンチの側壁での
酸化膜が、面方位が（１００）であるトレンチの底面及
び基板表面での酸化膜よりも速く成長して、トレンチ側
壁でのゲート絶縁膜の膜厚が厚くなる。
【０００７】従って、トレンチ側壁の酸化膜を閾値電圧
コントロールのために、所定の膜厚に設定すると、トレ
ンチ底部の膜厚が薄くなり、絶縁耐量の低下が生じる。
また、トレンチの開口側の角部ＫＢに電界が集中するこ
とにより、この角部ＫＢにおいてゲート絶縁膜が破壊し
てしまうなどという問題が生じる。このような問題を改
善するために、基板面の面方位とトレンチ側壁の面方位
とを同じ（１００）にして、側壁と底面での成長速度を
同じにして、トレンチ溝内に均一な酸化膜を形成すると
いう試みがなされていた（特開平２−４６７１６）。こ
の方法によると、トレンチの側壁で成長する酸化膜と、
底面で成長する酸化膜の膜厚を均一にすることで、トレ
ンチ底部での絶縁耐量低下を防止できるが、トレンチ開
口側の角部での絶縁破壊を防止するという点では、まだ
十分ではなかった。
コントロールのために、所定の膜厚に設定すると、トレ
ンチ底部の膜厚が薄くなり、絶縁耐量の低下が生じる。
また、トレンチの開口側の角部ＫＢに電界が集中するこ
とにより、この角部ＫＢにおいてゲート絶縁膜が破壊し
てしまうなどという問題が生じる。このような問題を改
善するために、基板面の面方位とトレンチ側壁の面方位
とを同じ（１００）にして、側壁と底面での成長速度を
同じにして、トレンチ溝内に均一な酸化膜を形成すると
いう試みがなされていた（特開平２−４６７１６）。こ
の方法によると、トレンチの側壁で成長する酸化膜と、
底面で成長する酸化膜の膜厚を均一にすることで、トレ
ンチ底部での絶縁耐量低下を防止できるが、トレンチ開
口側の角部での絶縁破壊を防止するという点では、まだ
十分ではなかった。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、基板面及び
オリエンテーション・フラット面の面方位がともに（１
００）である一導電型の半導体基板と、前記半導体基板
の表層に形成された一導電型のドレイン領域と、前記ド
レイン領域の表層に設けられた逆導電型のチャネル領域
と、前記チャネル領域と前記ドレイン領域とを貫通する
ように設けられ、側壁の面方位が前記オリエンテーショ
ン・フラット面と一致し、かつ角部が切除され、切除後
に露出する面の面方位が（１１０）となる溝と、前記溝
の内壁及び前記角部を被覆するように設けられたゲート
絶縁膜と、前記ゲート絶縁膜上に設けられ、前記溝を充
填するように形成されたゲート電極と、前記溝の近傍に
設けられ、一導電型の不純物拡散層よりなるソース領域
とを有する事を特徴とする半導体装置や、基板表面の面
方位とオリエンテーション・フラット面の面方位とがと
もに（１００）面である一導電型の半導体基板の表層に
一導電型のドレイン領域層を形成し、前記ドレイン領域
層の表層に逆導電型のチャネル領域層を形成する工程
と、前記半導体基板の表面に第１の絶縁膜を形成し、前
記チャネル領域層に一導電型の不純物を注入・拡散して
ソース領域を形成する工程と、前記ソース領域近傍の領
域の前記第１の絶縁膜及び前記半導体基板を選択的にエ
ッチングして、側壁の面方位が前記オリエンテーション
・フラット面と一致するような溝を形成する工程と、前
記溝の開口の角部を選択的に除去し、除去された後に現
れる面の面方位を（１１０）とする工程と、前記溝の内
壁及び前記角部を酸化して、第２の絶縁膜を形成する工
程と、前記溝を充填し、かつ前記半導体基板全面を被覆
する導電体層を形成する工程と、前記導電体層をエッチ
ングにより除去し、前記溝内に残存させてゲート電極を
形成する工程とを有する事を特徴とする半導体装置の製
造方法により、上記課題を解決するものである。
に鑑み成されたもので、図１に示すように、基板面及び
オリエンテーション・フラット面の面方位がともに（１
００）である一導電型の半導体基板と、前記半導体基板
の表層に形成された一導電型のドレイン領域と、前記ド
レイン領域の表層に設けられた逆導電型のチャネル領域
と、前記チャネル領域と前記ドレイン領域とを貫通する
ように設けられ、側壁の面方位が前記オリエンテーショ
ン・フラット面と一致し、かつ角部が切除され、切除後
に露出する面の面方位が（１１０）となる溝と、前記溝
の内壁及び前記角部を被覆するように設けられたゲート
絶縁膜と、前記ゲート絶縁膜上に設けられ、前記溝を充
填するように形成されたゲート電極と、前記溝の近傍に
設けられ、一導電型の不純物拡散層よりなるソース領域
とを有する事を特徴とする半導体装置や、基板表面の面
方位とオリエンテーション・フラット面の面方位とがと
もに（１００）面である一導電型の半導体基板の表層に
一導電型のドレイン領域層を形成し、前記ドレイン領域
層の表層に逆導電型のチャネル領域層を形成する工程
と、前記半導体基板の表面に第１の絶縁膜を形成し、前
記チャネル領域層に一導電型の不純物を注入・拡散して
ソース領域を形成する工程と、前記ソース領域近傍の領
域の前記第１の絶縁膜及び前記半導体基板を選択的にエ
ッチングして、側壁の面方位が前記オリエンテーション
・フラット面と一致するような溝を形成する工程と、前
記溝の開口の角部を選択的に除去し、除去された後に現
れる面の面方位を（１１０）とする工程と、前記溝の内
壁及び前記角部を酸化して、第２の絶縁膜を形成する工
程と、前記溝を充填し、かつ前記半導体基板全面を被覆
する導電体層を形成する工程と、前記導電体層をエッチ
ングにより除去し、前記溝内に残存させてゲート電極を
形成する工程とを有する事を特徴とする半導体装置の製
造方法により、上記課題を解決するものである。
【０００９】
【発明の実施の形態】以下で、本発明の実施形態に係る
トレンチ構造のパワーＭＯＳＦＥＴについて図面を参照
しながら説明する。しかしながら本発明は以下の実施形
態に限るものではない。図１は本実施形態に係るパワー
ＭＯＳＦＥＴの構造を説明する断面図であり、図２は本
実施形態に係るパワーＭＯＳＦＥＴの製造に用いるウエ
ハを説明する図である。
トレンチ構造のパワーＭＯＳＦＥＴについて図面を参照
しながら説明する。しかしながら本発明は以下の実施形
態に限るものではない。図１は本実施形態に係るパワー
ＭＯＳＦＥＴの構造を説明する断面図であり、図２は本
実施形態に係るパワーＭＯＳＦＥＴの製造に用いるウエ
ハを説明する図である。
【００１０】この半導体装置は、図２に示すようなウエ
ハ、すなわち基板１１の面方位が（１００）であって、
オリエンテーション・フラット面１０の面方位が（１０
０）であるようなウエハを用いて形成されている。この
パワーＭＯＳＦＥＴにおいては、図１に示すようにＮ+
型の半導体基板１１の表層にＮ- 型の共通ドレイン層１
２がエピタキシャル成長法によって形成され、この共通
ドレイン層１２の表層に、Ｐ+ 型の不純物が拡散される
ことでチャネル層１３が形成されている。
ハ、すなわち基板１１の面方位が（１００）であって、
オリエンテーション・フラット面１０の面方位が（１０
０）であるようなウエハを用いて形成されている。この
パワーＭＯＳＦＥＴにおいては、図１に示すようにＮ+
型の半導体基板１１の表層にＮ- 型の共通ドレイン層１
２がエピタキシャル成長法によって形成され、この共通
ドレイン層１２の表層に、Ｐ+ 型の不純物が拡散される
ことでチャネル層１３が形成されている。
【００１１】またチャネル層１３の表層の一部には、Ｎ
+ 型の不純物が拡散されることによりソース領域１４が
形成されており、これらを貫通するようにトレンチ
（溝）が設けられている。トレンチの側壁の面方位は図
１に示すようにオリエンテーション・フラット面１０の
面方位と同じ（１００）である。さらに、トレンチの角
部ＫＢは切除されており、切除された後に現れる角部の
面（後述の切除面）の面方位は（１１０）になるように
設定されている。
+ 型の不純物が拡散されることによりソース領域１４が
形成されており、これらを貫通するようにトレンチ
（溝）が設けられている。トレンチの側壁の面方位は図
１に示すようにオリエンテーション・フラット面１０の
面方位と同じ（１００）である。さらに、トレンチの角
部ＫＢは切除されており、切除された後に現れる角部の
面（後述の切除面）の面方位は（１１０）になるように
設定されている。
【００１２】そして、トレンチの表層にはゲート絶縁膜
１５が形成され、ゲート絶縁膜１５上にはこのトレンチ
を充填するようにポリシリコンゲート１６が形成されて
いる。ゲート絶縁膜１５は、図１に示すようにトレンチ
の側壁の膜厚と、底面の膜厚とがほぼ同じであって、ま
た、角部ＫＢでの膜厚はトレンチ及び底面の膜厚よりも
厚くなっている。どのようにしてこのようなゲート絶縁
膜が形成されるかについては後述の製造方法で詳述す
る。
１５が形成され、ゲート絶縁膜１５上にはこのトレンチ
を充填するようにポリシリコンゲート１６が形成されて
いる。ゲート絶縁膜１５は、図１に示すようにトレンチ
の側壁の膜厚と、底面の膜厚とがほぼ同じであって、ま
た、角部ＫＢでの膜厚はトレンチ及び底面の膜厚よりも
厚くなっている。どのようにしてこのようなゲート絶縁
膜が形成されるかについては後述の製造方法で詳述す
る。
【００１３】本実施形態に係る半導体装置によれば、図
１に示すように、トレンチの側壁の膜厚と、底面の膜厚
とがほぼ同じであるため、トレンチ底面の絶縁耐量低下
という問題を抑止する事が可能になる。また、角部が切
除されてなだらかになっているためこの部分で電界が集
中しにくくなっており、しかも角部でのゲート絶縁膜１
５の膜厚が他の領域よりも厚くなっているので、トレン
チの開口側の角部ＫＢに電界が集中することにより、こ
の角部ＫＢにおいてゲート絶縁膜が破壊してしまうなど
という問題を抑止する事が可能になる。
１に示すように、トレンチの側壁の膜厚と、底面の膜厚
とがほぼ同じであるため、トレンチ底面の絶縁耐量低下
という問題を抑止する事が可能になる。また、角部が切
除されてなだらかになっているためこの部分で電界が集
中しにくくなっており、しかも角部でのゲート絶縁膜１
５の膜厚が他の領域よりも厚くなっているので、トレン
チの開口側の角部ＫＢに電界が集中することにより、こ
の角部ＫＢにおいてゲート絶縁膜が破壊してしまうなど
という問題を抑止する事が可能になる。
【００１４】以下で、上記半導体装置の製造方法につい
て図面を参照しながら説明する。図３〜図５は、本実施
形態に係るパワーＭＯＳＦＥＴの製造方法を説明する断
面図である。まず、基板として図２に示すように、基板
面の面方位とオリエンテーション・フラット面の面方位
がともに（１００）である半導体基板１１を用意する。
て図面を参照しながら説明する。図３〜図５は、本実施
形態に係るパワーＭＯＳＦＥＴの製造方法を説明する断
面図である。まず、基板として図２に示すように、基板
面の面方位とオリエンテーション・フラット面の面方位
がともに（１００）である半導体基板１１を用意する。
【００１５】そして、図３に示すようにｎ+ 型のシリコ
ンからなるこの半導体基板１１の表層にｎ- 型のドレイ
ン層１２をエピタキシャル成長法で形成し、その表層に
ｐ+型のチャネル層１３を形成する。さらにそのチャネ
ル層１３上にシリコン酸化膜１６を形成し、Ｎ+ 型不純
物である例えば、砒素（Ａｓ）をドーズ量１×１０16ｃ
ｍ-2の条件でチャネル層の表層に選択的に注入・拡散し
て、ソース領域１４を形成する。その後、ソース領域１
４近傍のシリコン酸化膜１６及び半導体基板１１を選択
的にドライエッチングして幅１μｍ、深さ１．５〜３μ
ｍ、好ましくは２μｍ程度のトレンチ１７を形成する。
ンからなるこの半導体基板１１の表層にｎ- 型のドレイ
ン層１２をエピタキシャル成長法で形成し、その表層に
ｐ+型のチャネル層１３を形成する。さらにそのチャネ
ル層１３上にシリコン酸化膜１６を形成し、Ｎ+ 型不純
物である例えば、砒素（Ａｓ）をドーズ量１×１０16ｃ
ｍ-2の条件でチャネル層の表層に選択的に注入・拡散し
て、ソース領域１４を形成する。その後、ソース領域１
４近傍のシリコン酸化膜１６及び半導体基板１１を選択
的にドライエッチングして幅１μｍ、深さ１．５〜３μ
ｍ、好ましくは２μｍ程度のトレンチ１７を形成する。
【００１６】次に、図４に示すようにトレンチ１７の開
口側の角部１８を、基板面と４５°の傾斜をなすように
エッチングして除去する。この除去された後の角部の面
（以下でこれを切除面１８と称する）の面方位は（１１
０）となる。その後図５に示すように全面を熱酸化し
て、トレンチ１７の内壁に膜厚５００Å程度のシリコン
酸化膜からなるゲート絶縁膜１５を形成する。
口側の角部１８を、基板面と４５°の傾斜をなすように
エッチングして除去する。この除去された後の角部の面
（以下でこれを切除面１８と称する）の面方位は（１１
０）となる。その後図５に示すように全面を熱酸化し
て、トレンチ１７の内壁に膜厚５００Å程度のシリコン
酸化膜からなるゲート絶縁膜１５を形成する。
【００１７】この成長工程において、トレンチ１７の底
面の面方位と側壁の面方位は共に（１００）であるた
め、酸化膜の成長速度は等しくなり、トレンチ１７の底
面の膜厚と側壁の膜厚とは等しくなる。さらに、切除面
１８の面方位は上述の通り（１１０）となる。この面に
おける酸化膜の成長速度は、トレンチ１７の底面及び側
壁の酸化膜の成長速度よりも速いので、図５に示すよう
に切除面１８上で成長する酸化膜の膜厚をトレンチの底
面及び側壁の酸化膜の膜厚よりも厚くすることができ、
トレンチ１７の底面の膜厚と側壁の膜厚とが等しく、か
つ切除面１８での膜厚がこれらの膜厚よりも厚いゲート
絶縁膜１５を形成する事が可能になる。
面の面方位と側壁の面方位は共に（１００）であるた
め、酸化膜の成長速度は等しくなり、トレンチ１７の底
面の膜厚と側壁の膜厚とは等しくなる。さらに、切除面
１８の面方位は上述の通り（１１０）となる。この面に
おける酸化膜の成長速度は、トレンチ１７の底面及び側
壁の酸化膜の成長速度よりも速いので、図５に示すよう
に切除面１８上で成長する酸化膜の膜厚をトレンチの底
面及び側壁の酸化膜の膜厚よりも厚くすることができ、
トレンチ１７の底面の膜厚と側壁の膜厚とが等しく、か
つ切除面１８での膜厚がこれらの膜厚よりも厚いゲート
絶縁膜１５を形成する事が可能になる。
【００１８】その後、全面にポリシリコンを堆積してト
レンチ内を充填した後に、これをパターニングすること
により、図１に示すようなトレンチ型のパワーＭＯＳＦ
ＥＴを製造する事ができる。以上説明したように、本実
施形態に係る半導体装置の製造方法によれば、基板面の
面方位とオリエンテーション・フラット面１０の面方位
がともに（１００）である半導体基板１１を用意し、オ
リエンテーション・フラット面１０の面方位とトレンチ
１７の側壁の面方位をともに（１００）にしたのちに、
トレンチ１７の角部を除去して面方位が（１１０）とな
る切除面１８を形成し、酸化することでゲート絶縁膜１
５を形成しているので、トレンチ１７の底面の膜厚と側
壁の膜厚とが等しく、かつ切除面１８での膜厚がこれら
の膜厚よりも厚いゲート絶縁膜１５を形成する事がで
き、図１に示すような本実施形態に係る半導体装置を製
造することが可能になる。
レンチ内を充填した後に、これをパターニングすること
により、図１に示すようなトレンチ型のパワーＭＯＳＦ
ＥＴを製造する事ができる。以上説明したように、本実
施形態に係る半導体装置の製造方法によれば、基板面の
面方位とオリエンテーション・フラット面１０の面方位
がともに（１００）である半導体基板１１を用意し、オ
リエンテーション・フラット面１０の面方位とトレンチ
１７の側壁の面方位をともに（１００）にしたのちに、
トレンチ１７の角部を除去して面方位が（１１０）とな
る切除面１８を形成し、酸化することでゲート絶縁膜１
５を形成しているので、トレンチ１７の底面の膜厚と側
壁の膜厚とが等しく、かつ切除面１８での膜厚がこれら
の膜厚よりも厚いゲート絶縁膜１５を形成する事がで
き、図１に示すような本実施形態に係る半導体装置を製
造することが可能になる。
【００１９】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、トレンチの側壁の膜厚と、底面の膜厚
とがほぼ同じであるため、トレンチ底面の絶縁耐量低下
を抑止する事が可能になる。また、角部が切除されてな
だらかになっているためこの部分で電界が集中しにくく
なっており、しかも角部でのゲート絶縁膜の膜厚が他の
領域よりも厚くなっているので、トレンチの開口側の角
部に電界が集中することにより、ゲート絶縁膜が破壊し
てしまうなどという問題も抑止する事が可能になる。
体装置によれば、トレンチの側壁の膜厚と、底面の膜厚
とがほぼ同じであるため、トレンチ底面の絶縁耐量低下
を抑止する事が可能になる。また、角部が切除されてな
だらかになっているためこの部分で電界が集中しにくく
なっており、しかも角部でのゲート絶縁膜の膜厚が他の
領域よりも厚くなっているので、トレンチの開口側の角
部に電界が集中することにより、ゲート絶縁膜が破壊し
てしまうなどという問題も抑止する事が可能になる。
【００２０】また、本発明に係る半導体装置の製造方法
によれば、基板面の面方位とオリエンテーション・フラ
ット面の面方位がともに（１００）である半導体基板を
用意し、オリエンテーション・フラット面の面方位とト
レンチの側壁の面方位をともに（１００）にしたのち
に、トレンチの角部を除去して面方位が（１１０）とな
る切除面を形成し、酸化することでゲート絶縁膜を形成
しているので、トレンチの底面の膜厚と側壁の膜厚とが
等しく、かつ角部での膜厚がこれらの膜厚よりも厚いゲ
ート絶縁膜を形成する事ができ、上述の作用効果を奏す
る本発明に係る半導体装置を製造する事が可能になる。
によれば、基板面の面方位とオリエンテーション・フラ
ット面の面方位がともに（１００）である半導体基板を
用意し、オリエンテーション・フラット面の面方位とト
レンチの側壁の面方位をともに（１００）にしたのち
に、トレンチの角部を除去して面方位が（１１０）とな
る切除面を形成し、酸化することでゲート絶縁膜を形成
しているので、トレンチの底面の膜厚と側壁の膜厚とが
等しく、かつ角部での膜厚がこれらの膜厚よりも厚いゲ
ート絶縁膜を形成する事ができ、上述の作用効果を奏す
る本発明に係る半導体装置を製造する事が可能になる。
【図１】本発明の実施形態に係る半導体装置の構造を説
明する断面図である。
明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造に用
いる半導体基板を説明する図である。
いる半導体基板を説明する図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図６】従来例に係る半導体装置の製造に用いる半導体
基板を説明する図である。
基板を説明する図である。
【図７】従来例に係る半導体装置の構造を説明する断面
図である。
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東條 潤一郎 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 斎藤 洋明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 福井 計 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (3)
- 【請求項１】 基板面及びオリエンテーション・フラッ
ト面の面方位がともに（１００）である一導電型の半導
体基板と、 前記半導体基板の表層に形成された一導電型のドレイン
領域と、 前記ドレイン領域の表層に設けられた逆導電型のチャネ
ル領域と、 前記チャネル領域と前記ドレイン領域とを貫通するよう
に設けられ、側壁の面方位が前記オリエンテーション・
フラット面と一致し、かつ角部が切除され、切除後に露
出する面の面方位が（１１０）となる溝と、 前記溝の内壁及び前記角部を被覆するように設けられた
ゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、前記溝を充填するよう
に形成されたゲート電極と、 前記溝の近傍に設けられ、一導電型の不純物拡散層より
なるソース領域とを有する事を特徴とする半導体装置。 - 【請求項２】 前記半導体基板は、シリコン基板からな
り、 前記ゲート絶縁膜は、前記トレンチの内壁及び角部を酸
化して得られるシリコン酸化膜であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 基板表面の面方位とオリエンテーション
・フラット面の面方位とがともに（１００）面である一
導電型の半導体基板の表層に一導電型のドレイン領域層
を形成し、前記ドレイン領域層の表層に逆導電型のチャ
ネル領域層を形成する工程と、 前記半導体基板の表面に第１の絶縁膜を形成し、前記チ
ャネル領域層に一導電型の不純物を注入・拡散してソー
ス領域を形成する工程と、 前記ソース領域近傍の領域の前記第１の絶縁膜及び前記
半導体基板を選択的にエッチングして、側壁の面方位が
前記オリエンテーション・フラット面と一致するような
溝を形成する工程と、 前記溝の開口の角部を選択的に除去し、除去された後に
現れる面の面方位を（１１０）とする工程と、 前記溝の内壁及び前記角部を酸化して、第２の絶縁膜を
形成する工程と、 前記溝を充填し、かつ前記半導体基板全面を被覆する導
電体層を形成する工程と、 前記導電体層をエッチングにより除去し、前記溝内に残
存させてゲート電極を形成する工程とを有する事を特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31385196A JP3490857B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31385196A JP3490857B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154809A true JPH10154809A (ja) | 1998-06-09 |
| JP3490857B2 JP3490857B2 (ja) | 2004-01-26 |
Family
ID=18046277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31385196A Expired - Fee Related JP3490857B2 (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490857B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2009071009A (ja) * | 2007-09-13 | 2009-04-02 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2012227255A (ja) * | 2011-04-18 | 2012-11-15 | Fuji Electric Co Ltd | トレンチ絶縁ゲート型半導体装置 |
| JP2013110238A (ja) * | 2011-11-21 | 2013-06-06 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
| JP2015082503A (ja) * | 2013-10-21 | 2015-04-27 | 新日本無線株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-11-25 JP JP31385196A patent/JP3490857B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| JP2009071009A (ja) * | 2007-09-13 | 2009-04-02 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2012227255A (ja) * | 2011-04-18 | 2012-11-15 | Fuji Electric Co Ltd | トレンチ絶縁ゲート型半導体装置 |
| JP2013110238A (ja) * | 2011-11-21 | 2013-06-06 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置およびその製造方法 |
| US9293549B2 (en) | 2011-11-21 | 2016-03-22 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method for manufacturing the same |
| JP2015082503A (ja) * | 2013-10-21 | 2015-04-27 | 新日本無線株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3490857B2 (ja) | 2004-01-26 |
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