JPS6345818A - Alignment method in semiconductor manufacturing system - Google Patents
Alignment method in semiconductor manufacturing systemInfo
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、反射または回折光を利用して自動的に各層間
の位置合わせを行なう露光装置で半導体集積回路を製造
する半導体製造装置の位置合わせ方法に関する。Detailed Description of the Invention [Industrial Application Field] The present invention relates to positioning of semiconductor manufacturing equipment that manufactures semiconductor integrated circuits using an exposure apparatus that automatically aligns each layer using reflected or diffracted light. Regarding the alignment method.
従来、半導体基板上の位置合わせマークは、位置合わせ
を行なう層に応じて異なった層により形成した位置合わ
せマークを１個もしくは複数個用いている。そして異な
る位置合わせ工程であっても、用いられる位置合わせマ
ークの形状、数及び間隔はすべて同じにしている。Conventionally, as alignment marks on a semiconductor substrate, one or more alignment marks are used which are formed from different layers depending on the layer to be aligned. Even in different alignment processes, the shape, number, and spacing of the alignment marks used are all the same.
上述した従来の半導体基板上の位置合わせマークを用い
て位置合わせを行なった場合、各々の位置合わせ工程に
用いられるマークの形状、数及び間隔等が類似している
ので、既に半導体基板上に形成された他工程に用いられ
る位置合わせマークを誤まって検出してしまうという欠
点がある。When alignment is performed using the above-mentioned conventional alignment marks on a semiconductor substrate, the marks used in each alignment process are similar in shape, number, spacing, etc. However, there is a drawback that alignment marks used in other processes may be mistakenly detected.
また、位置合わせ工程の増加にともない同一マークの数
を増すので位置合わせマークの占有面積が大きくなり、
チップの小型化と回路配置の設計時の制約となっていた
。Additionally, as the number of alignment marks increases as the number of alignment steps increases, the area occupied by the alignment marks increases.
This was a constraint when designing chips and circuit layout.
本発明の目的は、正しい位置合わせマークの検出が可能
となり、かつ位置合わせマークの配置の工夫をすること
により位置合わせマークの占有面積を少なくでき、チッ
プの小型化と回路配置の設計時の制約を減らすことが可
能な半導体製造装置の位置合わせ方法を提供することに
ある。The purpose of the present invention is to make it possible to detect correct alignment marks, reduce the area occupied by the alignment marks by devising the arrangement of the alignment marks, reduce the size of the chip, and limit the constraints when designing the circuit layout. An object of the present invention is to provide a method for aligning semiconductor manufacturing equipment that can reduce the amount of time required.
本発明の半導体装置の位置合わせ方法は、反射光または
回折光を利用して自動的に各層間の位置合わせを露光装
置で行なうための位置合わせマークを半導体基板上の所
定の２つの場所に形成し、前記２つの位置合わせマーク
の各々の位置及び距離、またマークの中心間を結ぶ線分
の中心等を利用して位置検出を行なう半導体製造装置の
位置合わせ方法において、前記２つの位置合わせマーク
は、位置合わせを行なう各層間に応じて、各々のマーク
の間隔を変えて形成することを特徴とする半導体製造装
置の位置合わせ方法である。The semiconductor device alignment method of the present invention uses reflected light or diffracted light to form alignment marks at two predetermined locations on a semiconductor substrate for automatically aligning each layer using an exposure device. In an alignment method for semiconductor manufacturing equipment in which position detection is performed using the position and distance of each of the two alignment marks, the center of a line segment connecting the centers of the marks, etc., the two alignment marks is a method for aligning a semiconductor manufacturing apparatus, which is characterized in that marks are formed at different intervals depending on the layers to be aligned.
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。第３図は、例として長方形の２つの位置合わせマーク
ｌａ、ｌｂがある距ｔｆｉｉ ｒ ｔだけ離れて配置し
である図である。第４図は、位置合わせマーク１ａ、１
ｂを用いて、位置合わせを行なった時に検出されるアラ
イメント波形である。ピーク２ａは、マークｌａから検
出されたものであり、ピーク２ｂは、マーク１ｂから検
出されたものである。そして、２つのピーク２ａ、２ｂ
の距Ｍ ｒ ２は、２つのマークｌａ、ｌｂの距離ｒ１
に比例して長くなったり、短くなったりする。ところで
通常各層間の位置合わせに用いられるマークは、用途に
応じて異なった層で形成されたマークを用いている。こ
こでゲート多結晶シリコン工程の位置合わせに用いられ
るマークは、ロコス工程で形成された第３図に示すマー
クと用いるとする。また、コンタクト工程に用いられる
マークは、ゲート多結晶シリコン工程で形成された第３
図に示すマークを用いるとする。実際にコンタクト工程
の位置合わせを行なった場合、ロコス工程で形成された
２つのマークの距離が、ゲート多結晶シリコン工程で形
成された２つのマークの距離と同じであるとすると、光
を照射してマークを捜す領域内にロコス工程で形成した
マークがあった場合に間違ってこれを検出してしまう、
そこで本発明では、各々の工程で形成した２つのマーク
の距離を変えることにより、各々検出されるアライメン
ト波形の２つのピークの距離をかえて、マークを正しく
検出することができる。第１図及び第２図は、本発明の
実施例として、異なる５工程に用いられる位置合わせマ
ークがウェーハ上に形成されている平面図である。第１
図はチップ内−の任意の場所に形成された平面図であり
、第２図はチップを切断するための直線状の余白部分で
あるスクライブ線上に形成された平面図である。第２図
の様に配置した場合は、チップ中に位置合わせマークが
入っていない分だけ、チップの小型化や回路設計上の制
約を減らすことができる。またスクライブ線上に占有す
る割合を少なく出来、有効に位置合わせマークを配置す
ることができる。[Example] Next, an example of the present invention will be described with reference to the drawings. FIG. 3 shows, by way of example, two rectangular alignment marks la, lb arranged a certain distance tfii r t apart. Figure 4 shows alignment marks 1a, 1
This is an alignment waveform detected when positioning is performed using b. Peak 2a is detected from mark la, and peak 2b is detected from mark 1b. And two peaks 2a, 2b
The distance M r 2 is the distance r1 between the two marks la and lb.
It becomes longer or shorter in proportion to. By the way, marks used for alignment between layers are usually formed in different layers depending on the purpose. Here, it is assumed that the marks used for alignment in the gate polycrystalline silicon process are the marks shown in FIG. 3 formed in the LOCOS process. Also, the mark used in the contact process is the third mark formed in the gate polycrystalline silicon process.
Let us use the marks shown in the figure. When actually aligning the contact process, assuming that the distance between the two marks formed in the LOCOS process is the same as the distance between the two marks formed in the gate polycrystalline silicon process, the light irradiation If there is a mark formed by the Locos process in the area where the mark is being searched, it will be detected incorrectly.
Therefore, in the present invention, by changing the distance between the two marks formed in each step, the distance between the two peaks of the alignment waveforms detected respectively can be changed, and the marks can be detected correctly. FIGS. 1 and 2 are plan views showing alignment marks used in five different steps formed on a wafer as an embodiment of the present invention. 1st
The figure is a plan view of the structure formed at an arbitrary location within the chip, and FIG. 2 is a plan view of the structure formed on the scribe line, which is a linear margin for cutting the chip. When arranged as shown in FIG. 2, the chips can be made smaller and restrictions on circuit design can be reduced because there are no alignment marks in the chip. Furthermore, the proportion occupied on the scribe line can be reduced, and the alignment marks can be placed effectively.
尚、本発明に用いられる位置合わせマークの形状は、位
置合わせに支障がない限り、円、四角形、三角形、星形
等の任意の形を用いて良い。またウェーハ上の配置場所
に関しても同様である。Note that the shape of the alignment mark used in the present invention may be any shape such as a circle, square, triangle, star, etc., as long as it does not interfere with alignment. The same applies to the location on the wafer.
以上説明したように本発明は２つの場所に形成する位置
合わせマークを位置合わせを行なう各層間に応じて、各
々のマーク間隔を変えて形成しであるので、第１の効果
としては、正しい位置合わせマークの検出が行なえるこ
とがあげられる。次に第二の効果としては、位置合わせ
マークの配置を工夫することで、位置合わせマークの占
有面積を少なくしてかつ、チップの小型化と回路配置の
設計を行なう時の制約を減らすことがあげられる。As explained above, in the present invention, the alignment marks are formed at two locations, and the spacing between each mark is changed depending on the layers to be aligned. One of the features is that alignment marks can be detected. The second effect is that by devising the placement of alignment marks, it is possible to reduce the area occupied by the alignment marks and reduce constraints when designing chip miniaturization and circuit layout. can give.
【図面の簡単な説明】
第１図は本発明の一実施例に用いられる位置合わせマー
クの配置を示す平面図、第２図は本発明の他の実施例に
用いられる位置合わせマークの配置を示す平面図、第３
図及び第４図は位置合わせ方法の原理を説明するための
単位位置合わせマークの平面図および位置合わせを行な
った時検出されるアライメント波形を示す図である。
ｌａ、ｌｂ、ｌｌａ、ｌｌｂ、１２ａ、１２ｂ。
１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ。
１５ ｂ ・・・位置合わせマーク、ｒｌ 、’ ｌｌ
＋ ｒ １２＋ｒ１３＋ ’ １４．’ １５・・・位
置合わせマークの距離、２ａ、２ｂ・・・アライメント
波形のピーク、ｒ２・・・アライメント波形のピークの
距離、３・・・チップ、４・・・スクライブ線。
第 １ 回
手ッフ・
磐２ ロ
換３ 凹
阜４ 図[Brief Description of the Drawings] Fig. 1 is a plan view showing the arrangement of alignment marks used in one embodiment of the present invention, and Fig. 2 is a plan view showing the arrangement of alignment marks used in another embodiment of the invention. Plan view shown, 3rd
4 are plan views of unit alignment marks and diagrams showing alignment waveforms detected when alignment is performed, for explaining the principle of the alignment method. la, lb, lla, llb, 12a, 12b. 13a, 13b, 14a, 14b, 15a. 15 b ... Alignment mark, rl, 'll
+ r 12 + r13 + ' 14. '15... Distance of alignment mark, 2a, 2b... Peak of alignment waveform, r2... Distance of peak of alignment waveform, 3... Chip, 4... Scribe line. 1st Tefu・Iwa 2 Ro exchange 3 Concave 4 Fig.
Claims (1)
合わせを露光装置で行なうための位置合わせマークを半
導体基板上の所定の２つの場所に形成し、前記２つの位
置合わせマークの各々の位置及び距離、またマークの中
心間を結ぶ線分の中心等を利用して位置検出を行なう半
導体製造装置の位置合わせ方法において、前記２つの位
置合わせマークは、位置合わせを行なう各層間に応じて
、各々のマークの間隔を変えて形成することを特徴とす
る半導体製造装置の位置合わせ方法。Alignment marks are formed at two predetermined locations on a semiconductor substrate for automatically aligning each layer using an exposure device using reflected light or diffracted light, and each of the two alignment marks is In an alignment method for semiconductor manufacturing equipment that performs position detection using position and distance, or the center of a line segment connecting the centers of marks, the two alignment marks are arranged according to the distance between each layer to be aligned. , a method for aligning semiconductor manufacturing equipment, characterized in that each mark is formed at different intervals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190811A JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345818A true JPS6345818A (en) | 1988-02-26 |
| JPH0817150B2 JPH0817150B2 (en) | 1996-02-21 |
Family
ID=16264140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190811A Expired - Lifetime JPH0817150B2 (en) | 1986-08-13 | 1986-08-13 | Positioning method for semiconductor manufacturing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817150B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390428U (en) * | 1989-12-28 | 1991-09-13 | ||
| JPH0443625A (en) * | 1990-06-09 | 1992-02-13 | Seikosha Co Ltd | Manufacture of semiconductor device |
| WO2016153031A1 (en) * | 2015-03-25 | 2016-09-29 | 株式会社ニコン | Layout method, mark detection method, light exposure method, measurement apparatus, light exposure apparatus, and method for manufacturing device |
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-
1986
- 1986-08-13 JP JP61190811A patent/JPH0817150B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0817150B2 (en) | 1996-02-21 |
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