JPS6327847B2 - - Google Patents
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- JPS6327847B2 JPS6327847B2 JP54117108A JP11710879A JPS6327847B2 JP S6327847 B2 JPS6327847 B2 JP S6327847B2 JP 54117108 A JP54117108 A JP 54117108A JP 11710879 A JP11710879 A JP 11710879A JP S6327847 B2 JPS6327847 B2 JP S6327847B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体IC,LSIのホトリソ工程のマス
ク合わせ方法に関するものであり、特定の工程に
おけるマスク合わせを、特定の工程より前の任意
の複数の工程に精度良く合わせることを目的とす
る。[Detailed Description of the Invention] The present invention relates to a mask alignment method in a photolithography process for semiconductor ICs and LSIs, in which mask alignment in a specific process can be accurately matched to arbitrary multiple processes before the specific process. With the goal.
半導体IC,LSIの製造プロセスにおいてホトエ
ツチ工程は、素子のパターンを作成する工程であ
り、製造プロセス全体の中でも非常に重要なウエ
イトを占める。特にホトエツチ工程におけるマス
ク合わせ工程は、各ホトマスク間のパターン合わ
せズレ及びパターン寸法不良等、素子不良につな
がる、極めて重要なフアクターが存在する故、ホ
トマスク枚数が多くなるほど重要な工程となる。 In the manufacturing process of semiconductor ICs and LSIs, the photoetching process is a process for creating device patterns, and occupies a very important weight in the entire manufacturing process. Particularly, the mask alignment process in the photo-etching process becomes an important process as the number of photomasks increases, since there are very important factors that lead to device failure, such as pattern alignment misalignment between photomasks and defective pattern dimensions.
合わせ精度、パターン寸法等は使用するマスク
合わせ露光装置、ホトレジスト等に寄因すること
もあるが、マスク合わせに使用するホトマスク中
の“レジスターマーク”,“アライメントキー”の
パターン設計如何によることは言うまでもないこ
とである。 Alignment accuracy, pattern dimensions, etc. may depend on the mask alignment exposure equipment, photoresist, etc. used, but it goes without saying that it also depends on the pattern design of the "register marks" and "alignment keys" in the photomask used for mask alignment. That's a good thing.
第1図に従来例を示す。ここで説明を簡単にす
るために、あるICを作成するのにホトマスクが
たとえば6枚必要とする。各々のマスクレベルを
A,B,C,D,E,FとしIC製造プロセスの
中ではA→B→C→D→E→Fの順番で使用する
とする。第1図aにおいて、1,2,3,4,5
は各々B,C,D,E,Fが記載されている部分
とし、6,7,8,9,10が各工程に対応した
レジスターマークとする。これらがレジスターマ
ーク領域11の中に配置されている。この領域1
1がホトマスクAの適当な箇所にパターン設計さ
れており、ホトマスクAを使用するホトエツチ工
程(これをホトA工程という)において、半導体
基板上にパターンニングされる。次にホトB工程
において、ホトA工程で半導体基板上に作成され
たAパターンにマスク合せをするために、ホトマ
スクBの中には、ホトマスクAの領域11の設計
位置と同一位置に第1図bのアライメント領域1
4がパターン設計されている。アライメントキー
12がAパターンのレジスターマーク6に対する
マスク合せキーであり、ホトB工程においてアラ
イメントキー12をレジスターマーク6の中心に
マスク合せ、半導体基板上にパターンニングする
と第1図cのようになる。尚、第1図bにおい
て、13はBという文字が記載されている部分で
あり、ホトB工程で第1図aのレジスターマーク
6以外のレジスターマーク(例えば7,8)にマ
スク合せしない様に1と13の部分が同じBとい
う文字で統一され、パターンニングされる様にマ
スク設計されている。 FIG. 1 shows a conventional example. To simplify the explanation, let's say that six photomasks are required to create a certain IC. It is assumed that the respective mask levels are A, B, C, D, E, and F, and that they are used in the order of A→B→C→D→E→F in the IC manufacturing process. In Figure 1 a, 1, 2, 3, 4, 5
are the parts where B, C, D, E, and F are written, and 6, 7, 8, 9, and 10 are the register marks corresponding to each process. These are arranged in the register mark area 11. This area 1
1 is patterned at an appropriate location on photomask A, and is patterned on the semiconductor substrate in a photoetch process using photomask A (this is referred to as a photoA process). Next, in the photo-B process, in order to align the mask with the A pattern created on the semiconductor substrate in the photo-A process, photomask B is placed at the same position as the designed position of region 11 of photomask A as shown in FIG. alignment area 1 of b
4 is pattern designed. The alignment key 12 is a mask alignment key for the A-pattern register mark 6. When the alignment key 12 is mask-aligned to the center of the register mark 6 in the photo-B process and patterned on the semiconductor substrate, the result is as shown in FIG. 1c. In addition, in Figure 1b, 13 is the part where the letter B is written, and in the photo-B process, the mask should not be aligned with register marks other than register mark 6 (for example, 7, 8) in Figure 1a. The mask is designed so that parts 1 and 13 are unified with the same letter B and patterned.
第1図cは第1図dの領域11及び第1図bの
領域14が重なつて(半導体基板上にマスク合わ
されて)領域15となつたものである。つまり1
5は半導体基板上でのホトマスクAとBのマスク
合せパターンを示している。以下同様にして、ホ
トC工程ではレジスターマーク側として2の部分
の文字C、レジスターマーク7、アライメントキ
ー側として、アライメントキー20、部分16の
文字Cによりマスク合せされ、次のホトD工程で
は3−8−21−17、ホトE工程,F工程はそ
れぞれ4−9−22−18,5−10−23−1
9系となり、最終マスク合わせ工程F工程が終了
すると半導体基板上のアライメント領域には第1
図dのようなパターンが形成されることになる。 In FIG. 1c, the region 11 in FIG. 1d and the region 14 in FIG. 1b are overlapped (masked together on the semiconductor substrate) to form a region 15. That is 1
5 shows a mask alignment pattern of photomasks A and B on a semiconductor substrate. In the same manner, in the photo C process, mask alignment is performed using the character C of the part 2 and the register mark 7 as the register mark side, and the alignment key 20 and the character C of the part 16 as the alignment key side. -8-21-17, photo E step and F step are 4-9-22-18, 5-10-23-1 respectively
9 system, and when the final mask alignment step F process is completed, the first alignment area on the semiconductor substrate is
A pattern as shown in Figure d will be formed.
上記に述べた例では、B,C,D,E,Fパタ
ーンは全てマスクAのパターンに対して合わせ精
度が決定できるだけであり、例えばBパターンに
対するCパターンの合せ精度はBパターンのAパ
ターンに対する合わせ精度軌跡を考慮しないとわ
からないことになる。何故ならば、今Aパターン
に対するBパターンのマスク合わせズレを左方向
に1μmとなつたとすると、CパターンをAパター
ンで作成されたCパターン用レジスターマークの
中心にマスク合わせしたとしてもCパターンのB
パターンに対するパターン合わせズレは左方向
1μmとなるからである。それ故、現在では合わせ
精度の要求されるマスクパターン間においてレジ
スターマークが設計されている。例えば上記の例
だとBパターン作成時にCパターンマスク合わせ
用のレジスターマークを作成し、Cパターン作成
時にDパターンマスク合わせ用レジスターマーク
を作成する。しかし、現在のようにパターンの基
準寸法が小さくなり(2〜3μm)、かつ合わせ精
度が複数パターンに対して、しかも高精度が要求
されてくると、この方法では対処ができなくな
る。 In the example described above, the alignment accuracy of patterns B, C, D, E, and F can only be determined with respect to the pattern of mask A. For example, the alignment accuracy of pattern C with respect to pattern B can be determined with respect to pattern A of pattern B. This cannot be determined unless the alignment accuracy trajectory is taken into consideration. This is because, if the mask alignment deviation of pattern B with respect to pattern A is 1 μm to the left, even if the mask alignment of pattern C is aligned with the center of the register mark for pattern C created with pattern A,
The pattern alignment deviation with respect to the pattern is to the left.
This is because it is 1 μm. Therefore, at present, register marks are designed between mask patterns that require alignment accuracy. For example, in the above example, when creating the B pattern, a register mark for matching the C pattern mask is created, and when creating the C pattern, a register mark for matching the D pattern mask is created. However, as the standard dimensions of patterns become smaller (2 to 3 μm) and high alignment accuracy is required for multiple patterns, this method will no longer be able to cope with the problem.
本発明は上記の従来例の問題点を解決すべく、
マスク枚数が4枚以上に多くなつた場合でも任意
の前の複数工程に同時に容易かつ精度よくマスク
合わせを行うことができる方法を提供するもので
ある。 In order to solve the problems of the above-mentioned conventional example, the present invention
To provide a method by which mask alignment can be easily and precisely performed simultaneously for any plurality of previous steps even when the number of masks increases to four or more.
第2図に、本発明の一実施例のマスク合わせ方
法を示す。 FIG. 2 shows a mask alignment method according to an embodiment of the present invention.
今、話を簡単にするためにIC製造のマスクレ
ベルが6でありそれぞれA,B,C,D,E,F
と名づける。各マスクのアライメント領域は従来
例と異なり上下2段に分割し、各マスク合わせ工
程では上下2段、レジスターマーク及びアライメ
ントキーは2ケずつ使用することになる。第2図
aにおいては、24,25,26,27,28が
それぞれB,C,D,E,Fの文字であり29,
30,31,32,33はそれぞれ24〜28に
対応したレジスターマークで一列方向に列状に形
成されており、マーク30〜33がCおよびそれ
以降のマスク合わせ工程に用いるマーク列であ
る。35は文字bであり、レジスターマーク36
は35に対応したものである。ここで35の文字
bは上段下段の区別をするため(区別をしないと
マスク合わせズレの危険が大きい)あえて小文字
bを使用した。 Now, to simplify the discussion, the mask level for IC manufacturing is 6, and they are A, B, C, D, E, and F.
Name it. Unlike the conventional example, the alignment area of each mask is divided into upper and lower two stages, and each mask alignment process uses two upper and lower stages, and two register marks and two alignment keys. In Figure 2a, 24, 25, 26, 27, 28 are the letters B, C, D, E, F, respectively, and 29,
Reference numerals 30, 31, 32, and 33 are register marks corresponding to 24 to 28, respectively, and are formed in a row in a single column direction, and marks 30 to 33 are mark rows used in C and subsequent mask alignment steps. 35 is the letter b, register mark 36
corresponds to 35. Here, the lower case letter b in 35 was intentionally used to distinguish between the upper and lower tiers (if no distinction is made, there is a high risk of misalignment of the mask).
このようにしてアライメント領域34はホトA
工程にて半導体基板上にパターンニングされる。
一例として、今、Dのパターン(すなわち第1の
ホトマスクから3番目のホトマスクに相当するパ
ターン)というのは、非常にパターン合わせ精度
が要求され、第1ホトマスクに相当するAのパタ
ーンにも、第1のホトマスクから1番目のホトマ
スクに相当するBのパターンにも合わせ精度が厳
しく要求されるとする(通常、±0.5μm以下)。
尚、CのパターンもDのパターンと同様A及びB
のパターンに合わせ精度が要求されるとすると、
この場合のパターン形成用マスクBのアライメン
ト領域45のパターン設計は第2図bとなる。す
なわちアライメントキー37,41はそれぞれA
パターンのレジスターマーク29,36に対応す
るものであり、文字38はB、文字42はbであ
る。したがつて、マスクBは、半導体基板上にパ
ターンニングされたレジスターマーク29および
36にて位置合わせされる。そしてマスクBのア
ライメント領域45の下段には、Cパターン及び
Dパターンマスク合わせ用のレジスターマーク4
3,44、文字c,dが39,40にパターン設
計されている。そしてマーク43,44は、Cお
よびその後のマスク合わせに用いるレジスターマ
ーク29〜33の列とは異なる位置に形成されて
いる。従つて今、着目しているDパターンマスク
合わせ用としてのレジスターマークはホトA工程
には文字Dが26で、レジスターマーク31で、
ホトB工程では文字dが40に、レジスターマー
クが44で半導体基板上に形成されたことにな
る。 In this way, the alignment area 34 is
In the process, the semiconductor substrate is patterned.
As an example, the pattern D (that is, the pattern corresponding to the third photomask from the first photomask) requires very high pattern alignment accuracy, and the pattern A, which corresponds to the first photomask, also requires the pattern Suppose that alignment accuracy is strictly required for pattern B corresponding to the first photomask from photomask 1 (usually ±0.5 μm or less).
In addition, pattern C is similar to pattern D, as well as A and B.
Assuming that accuracy is required according to the pattern of
The pattern design of the alignment region 45 of the pattern forming mask B in this case is shown in FIG. 2b. In other words, the alignment keys 37 and 41 are respectively A.
They correspond to the register marks 29 and 36 of the pattern, and the character 38 is B and the character 42 is b. Therefore, mask B is aligned with register marks 29 and 36 patterned on the semiconductor substrate. At the bottom of the alignment area 45 of the mask B, there are register marks 4 for aligning the C pattern and D pattern masks.
3, 44, letters c, d are patterned into 39, 40. The marks 43 and 44 are formed at different positions from C and the row of register marks 29 to 33 used for subsequent mask alignment. Therefore, the register mark for matching the D pattern mask that we are currently focusing on is the letter D in the photo A process with 26 and the register mark 31.
In the photo B process, the letter d was formed at 40 and the register mark was formed at 44 on the semiconductor substrate.
そこでDパターン形成用Dマスクのマスク合わ
せ用アライメント領域54はたとえば第2図Cに
示す。ここでアライメントキー46及び文字Dの
47は上段のレジスターマーク31、文字D26
用であり、アライメントキー48及び文字dの4
9は下段レジスターマーク44及び文字dの40
用である。この2つのアライメントキー46,4
8を各々半導体基板上にパターンニングされた未
使用のレジスターマーク31,44のより中心に
入れることによりDパターンはAパターン及びB
パターンの双方により極めて合わせ精度が向上す
ることになる。尚、Cパターンもレジスターマー
ク30と43を用いてAに対して高精度に位置合
わせすることが可能である。また、マーク44は
マスクBで形成したが、このマーク44はマスク
Dで使うものでありマスクDをAパターンとCパ
ターンに合わせる必要がある場合は、マーク44
はマスクCで形成しておけばよいことは当然であ
る。そして文字e、及びfの50,51そしてレ
ジスターマーク52,53は、Dパターンと同様
にEパターンおよびFパターンをAパターン及び
Dパターンに高精度にマスク合わせをする場合に
用いる場合の一例であり、マーク52,53もマ
ーク30〜33の列とは異なる位置に形成されて
いる。 Therefore, the alignment region 54 for mask alignment of the D mask for forming the D pattern is shown, for example, in FIG. 2C. Here, the alignment key 46 and the letter D 47 are the upper register mark 31 and the letter D26.
alignment key 48 and letter d 4
9 is lower register mark 44 and letter d 40
It is for use. These two alignment keys 46, 4
8 in the center of the unused register marks 31 and 44 patterned on the semiconductor substrate, the D pattern is made into the A pattern and the B pattern.
Both patterns significantly improve alignment accuracy. Note that the C pattern can also be aligned with the A pattern with high precision using the register marks 30 and 43. Also, although the mark 44 is formed with mask B, this mark 44 is used with mask D, so if it is necessary to match mask D with pattern A and pattern C, mark 44 can be used with mask B.
Of course, it is sufficient to form the mask C using the mask C. The letters e and f 50 and 51 and register marks 52 and 53 are examples of cases where the E pattern and F pattern are used for highly accurate mask alignment with the A pattern and D pattern, similar to the D pattern. , marks 52, 53 are also formed at different positions from the row of marks 30-33.
以上のように、たとえばD,E,Fパターン
は、各以前の工程でレジスターマークを形成する
ことにより、Aパターンと当該各以前の工程で形
成されたレジスターマークに高精度に位置合わせ
される。さらに、D,E,Fパターンの位置合わ
せに用いるレジスターマークはすべて未使用なも
のであり、マスク合わせ工程が複雑化することも
なく、同一手法で高精度なマスク合わせが可能と
なる。このように、本発明は所定のA工程から3
番目以降のマスク合わせ工程を、それ以前の複数
の工程に対して高精度に合わせる場合に特に有効
となる。 As described above, the D, E, and F patterns, for example, are aligned with the A pattern and the register marks formed in each previous process with high precision by forming register marks in each previous process. Furthermore, the register marks used for positioning the D, E, and F patterns are all unused, so the mask alignment process is not complicated, and highly accurate mask alignment is possible using the same method. In this way, the present invention provides three steps from the predetermined step A.
This is particularly effective when matching the subsequent mask matching steps with a plurality of previous steps with high precision.
尚、3つのパターンに対して合わせ精度が要求
される場合は、同様にして3段のアライメント領
域を設ければよい。 Note that if alignment accuracy is required for three patterns, three levels of alignment areas may be provided in the same manner.
本発明によると2つのマスクパターンに対し、
ホトマスク自体のマスク製作時のピツチズレに問
題がない限り±0.5μm以内には十分達成できるこ
とが確認できた。 According to the present invention, for two mask patterns,
It has been confirmed that as long as there is no problem with the pitch deviation of the photomask itself during mask manufacturing, it is possible to fully achieve within ±0.5 μm.
このように本発明はこれからの高精度,高密度
LSI製作にあつては、パターン合わせ精度、パタ
ーン寸法忠実度の観点から非常に重要なものであ
ることが言える。 In this way, the present invention is designed to meet the needs of future high-precision, high-density
In LSI production, it can be said that this is extremely important from the viewpoint of pattern matching accuracy and pattern dimensional fidelity.
さらに、本発明においては、A工程においてD
工程および以後の工程に用いるレジスターマーク
の列を形成し、B又はC工程のマスク合わせ時に
上記マークと異なりかつ上記列方向以外の位置に
他のレジスターマークを形成するため、D工程の
マスク合わせにおいて最隣接した2個のレジスタ
ーマークでマスク合わせを行うことができ、マス
ク合わせにおける間違いの可能性が少なく、か
つ、精度もより向上させることが可能となる。こ
のことは、E,F工程の場合も同様である。 Furthermore, in the present invention, in step A, D
In order to form a row of register marks used in the process and subsequent steps, and to form another register mark different from the above mark and at a position other than the above column direction during mask alignment in the B or C process, in the mask alignment in the D process. Mask alignment can be performed using the two most adjacent register marks, reducing the possibility of mistakes in mask alignment and further improving accuracy. This also applies to steps E and F.
以上のように、本発明は、所定のホトマスクか
ら数えて3番目以降の特定のマスク合わせ工程に
おけるマスク合わせを、所定のホトマスクとここ
から特定のホトマスク合わせ工程直前までの任意
の工程でのホトマスクの両方に、同時かつ容易に
高精度に行うことが可能となり、高密度な半導体
集積回路の製造にすぐれた効果を発揮するもので
ある。 As described above, the present invention performs mask alignment in a specific mask alignment process from the third onward counting from a predetermined photomask to a photomask in any process from here to immediately before the specific photomask alignment process. It becomes possible to perform both simultaneously and easily with high precision, and exhibits an excellent effect in manufacturing high-density semiconductor integrated circuits.
第1図a〜dは従来のマスク合わせ時に使用す
るレジスターマーク,アライメントキーの配置
図、第2図a〜cは本発明のレジスターマーク,
アライメントキーの配置図である。
1〜5,24〜28……ホト工程名、6〜1
0,29〜33……レジスターマーク、12,2
0,21,22,23,41,48……アライメ
ントキー。
Figures 1 a to d are layout diagrams of register marks and alignment keys used in conventional mask alignment, and Figures 2 a to c are register marks of the present invention.
FIG. 3 is a layout diagram of alignment keys. 1-5, 24-28...Photo process name, 6-1
0,29-33...Register mark, 12,2
0, 21, 22, 23, 41, 48... Alignment key.
Claims (1)
マークと、この第1のレジスターマークと列状に
形成された前記所定のホトマスクからn(n≧3)
番目のホトマスクの合わせ用の第2のレジスター
マークを半導体基板上に形成し、上記所定のホト
マスクからm(1≦m<n)番目のホトマスクを
用いた工程で上記n番目のホトマスク合わせ用の
第3のレジスターマークを、上記第2のレジスタ
ーマークと異なり、かつ上記列方向以外の位置の
上記半導体基板上に形成し、この後未使用の上記
第2のレジスターマークと未使用の上記第3のレ
ジスターマークを基準として前記第n番目のホト
マスクの位置合わせを行なうことを特徴とするマ
スク合わせ方法。1 With a predetermined photomask, a first register mark and n (n≧3) from the predetermined photomask formed in a row with the first register mark.
A second register mark for alignment of the n-th photomask is formed on the semiconductor substrate, and a second register mark for alignment of the n-th photomask is formed in a process using the m-th (1≦m<n) photomask from the predetermined photomask. A register mark No. 3 is formed on the semiconductor substrate at a position different from the second register mark and in a position other than the column direction, and then an unused second register mark and an unused third register mark are formed on the semiconductor substrate. A mask alignment method characterized in that the n-th photomask is aligned using a register mark as a reference.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11710879A JPS5640243A (en) | 1979-09-11 | 1979-09-11 | Mask alignment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11710879A JPS5640243A (en) | 1979-09-11 | 1979-09-11 | Mask alignment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5640243A JPS5640243A (en) | 1981-04-16 |
JPS6327847B2 true JPS6327847B2 (en) | 1988-06-06 |
Family
ID=14703598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11710879A Granted JPS5640243A (en) | 1979-09-11 | 1979-09-11 | Mask alignment |
Country Status (1)
Country | Link |
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JP (1) | JPS5640243A (en) |
Families Citing this family (5)
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---|---|---|---|---|
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JPS61295505A (en) * | 1985-06-25 | 1986-12-26 | Seikosha Co Ltd | Production of color filter |
JPS61295503A (en) * | 1985-06-25 | 1986-12-26 | Seikosha Co Ltd | Production of color filter |
JPS6214102A (en) * | 1985-07-11 | 1987-01-22 | Seikosha Co Ltd | Production of color filter |
-
1979
- 1979-09-11 JP JP11710879A patent/JPS5640243A/en active Granted
Also Published As
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