JPS6343561Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はマイクロコンピユータシステムにおけ
るシステムエラーの検出、解析、表示を最適化し
たマイクロコンピユータシステムの監視装置に関
するものである。[Detailed Description of the Invention] The present invention relates to a microcomputer system monitoring device that optimizes the detection, analysis, and display of system errors in the microcomputer system.

従来この種マイクロコンピユータシステムの監
視装置として第１図に示すものがあつた。図にお
いて、１はクロツク発生回路２の出力クロツクパ
ルスに基づいてデイジタル入出力インターフエイ
ス７ａ、アナログ出力インターフエイス７ｂ、ア
ナログ入力インターフエイス７ｃ及び周辺機器イ
ンターフエイス７ｄの各種入出力インターフエイ
スを介してデータ情報を入出力し、メモリ３との
間でデータ情報の書込み及び読出しを行いながら
データ処理するCPUで、該構成でなるマイクロ
コンピユータシステムには、システムエラーの検
出、解析、及び表示を行う監視装置として次の構
成を備えている。すなわち、４はCPU１から周
期的に送出されるリセツト信号によりカウントリ
セツトされて前記クロツク発生回路２のクロツク
パルスをカウントし、そのカウント数が所定値以
上になつた時にトラブル検出信号を送出すると共
に、CPU１にシステムリセツト制御信号を送出
する監視タイマ、５はCPU１の正常稼動中にラ
ンランプ６ａを点灯する一方、監視タイマ２から
送出される前記トラブル検出信号を受けてトラブ
ルランプ６ｂを点灯する表示制御回路である。 A conventional monitoring device for this type of microcomputer system is shown in FIG. In the figure, 1 indicates data information through various input/output interfaces such as a digital input/output interface 7a, an analog output interface 7b, an analog input interface 7c, and a peripheral device interface 7d based on the output clock pulse of the clock generation circuit 2. A CPU that inputs and outputs data and processes data while writing and reading data information to and from the memory 3.A microcomputer system consisting of this configuration is equipped with a CPU that functions as a monitoring device that detects, analyzes, and displays system errors. It has the following configuration: That is, the counter 4 is reset by a reset signal periodically sent from the CPU 1, counts the clock pulses of the clock generating circuit 2, and when the counted number exceeds a predetermined value, sends out a trouble detection signal, and also sends a trouble detection signal to the CPU 1. 5 is a display control circuit that lights up a run lamp 6a during normal operation of the CPU 1, and lights up a trouble lamp 6b in response to the trouble detection signal sent from the monitoring timer 2; be.

次に上記構成を有するマイクロコンピユータシ
ステムの監視装置の動作について説明する。シス
テムの正常稼動中において、CPU１はクロツク
発生回路２のクロツクパルスに基づいて、デイジ
タル入出力インターフエイス７ａ、アナログ出力
インターフエイス７ｂ、アナログ入力インターフ
エイス７ｃ及び周辺機器インターフエイス７ｄの
各種入出力インターフエイス間を選択・同期しな
がら、データ情報を入出力し、メモリ３との間で
データ情報の書込み及び読出しを行ないながらデ
ータ情報を処理する。この際、監視タイマ４はク
ロツク発生回路２からのクロツクパルスのカウン
トアツプ動作、及びCPU１からの周期的なリセ
ツト信号によるカウントリセツト動作を交互に繰
返しながらCPUの実行処理を監視している。こ
の繰返し動作が遂行される間は、正常稼動中であ
り、表示制御回路５によりランランプ６ａが継続
点灯する。 Next, the operation of the monitoring device for the microcomputer system having the above configuration will be explained. During normal operation of the system, the CPU 1 communicates between various input/output interfaces, such as the digital input/output interface 7a, the analog output interface 7b, the analog input interface 7c, and the peripheral device interface 7d, based on clock pulses from the clock generation circuit 2. It inputs and outputs data information while selecting and synchronizing the memory 3, and processes data information while writing and reading data information to and from the memory 3. At this time, the monitoring timer 4 monitors the execution processing of the CPU while alternately repeating the count-up operation of the clock pulse from the clock generation circuit 2 and the count-reset operation based on the periodic reset signal from the CPU 1. While this repetitive operation is being performed, normal operation is in progress, and the display control circuit 5 continues to light the run lamp 6a.

一方、何等かのシステムエラーが発生して
CPU１がプログラム的に暴走した場合には、
CPU１からは周期的なカウンタリセツト信号は
送出されなく、それ故、監視タイマ４のカウント
数は所定値を越えるので、監視タイマ４はシステ
ム異常を検出して、CPU１に対しシステムリセ
ツト制御信号を送出すると共に表示制御回路５に
はトラブル検出信号を送出する。該表示制御回路
５では、このトラブル検出信号に基づき、ランラ
ンプ６ａを消灯して、トラブルランプ６ｂを点灯
し、これにより、外部に異常を検知せしめる。 Meanwhile, some kind of system error has occurred.
If CPU1 goes out of control programmatically,
Since the CPU 1 does not send a periodic counter reset signal and therefore the count number of the supervisory timer 4 exceeds a predetermined value, the supervisory timer 4 detects a system abnormality and sends a system reset control signal to the CPU 1. At the same time, a trouble detection signal is sent to the display control circuit 5. The display control circuit 5 turns off the run lamp 6a and turns on the trouble lamp 6b based on this trouble detection signal, thereby causing an external device to detect an abnormality.

しかるに従来のマイクロコンピユータシステム
の監視装置は、以上のようにして構成されている
ので、何らかの原因で監視タイマ４が作動してト
ラブルランプ６ｂを点灯すると共にシステムをダ
ウンして異常の発生を示したとしても、その具体
的異常原因について理解することは非常に困難で
あり、それ故システムの復旧作業には多大の時間
を費やすという欠点があつた。更に、クロツク発
生回路２が故障した場合には、CPU１を含め全
体のシステムが停止し、また監視タイマ４のカウ
ント数がアツプされないため、システム全体がリ
セツトされないという欠点があつた。 However, since the conventional monitoring device for a microcomputer system is configured as described above, the monitoring timer 4 may be activated for some reason, lighting up the trouble lamp 6b and shutting down the system to indicate the occurrence of an abnormality. However, it is very difficult to understand the specific cause of the abnormality, and therefore system restoration work takes a lot of time. Furthermore, if the clock generation circuit 2 fails, the entire system including the CPU 1 stops, and since the count of the monitoring timer 4 is not updated, the entire system is not reset.

本考案は、上記のような従来のものの欠点を除
去するためになされたもので、各異常原因ごとに
異常検出回路を設けて対応する表示ランプを点灯
制御し独立に表示すると共に、異常発生後の処理
を各異常要因ごとでシステムをリセツトするか若
しくはCPUの処理プログラムに割込むかを別個
に定め、その異常原因の重要度により異なる適切
な処理方法を採用することで、メインテナンスが
容易で、かつシステムの復旧に費やす人員及び時
間を節約可能なマイクロコンピユータシステムの
監視装置を提供することを目的とする。 The present invention was made to eliminate the drawbacks of the conventional ones as described above.It provides an abnormality detection circuit for each cause of abnormality, controls the lighting of the corresponding indicator lamp and displays it independently, and also By separately determining whether to reset the system or interrupt the CPU processing program for each abnormality cause, and by adopting an appropriate processing method that varies depending on the importance of the abnormality cause, maintenance is easy. Another object of the present invention is to provide a microcomputer system monitoring device that can save personnel and time spent on system recovery.

以下、本考案の一実施例を第１図と同一部分又
は相当部分は同一符号を附して示す第２図につい
て説明する。第２図において、新しく設けられた
８，１０，１１はそれぞれ各システム異常を検出
するもので、８はクロツク発生回路２のクロツク
パルスが正常に出力されているかを監視し、異常
の場合には表示制御回路５にパルス異常信号を、
またCPU１にシステムリセツト制御信号を送出
するクロツク異常検出回路、１１はシステムのバ
ス異常を検出するバス異常検出回路、１０は
CPU１のアクセスに対し各種入出力インターフ
エイス７ａ〜７ｄから所定の時間内に応答がない
ことを検出するノーリプライ検出回路であり、該
ノーリプライ検出回路１０はバス異常検出回路１
１からパリテイエラー信号を受けた時及び上述の
応答がない時に割込制御信号を発し、この割込制
御信号により割込コントローラ９を動作させて
CPU１に割込処理プログラムを実行させるよう
になつている。 Hereinafter, an embodiment of the present invention will be described with reference to FIG. 2, in which the same or corresponding parts as in FIG. 1 are denoted by the same reference numerals. In Fig. 2, newly provided 8, 10, and 11 are used to detect each system abnormality, and 8 monitors whether the clock pulses of the clock generation circuit 2 are outputted normally, and displays an indication in case of an abnormality. A pulse abnormality signal is sent to the control circuit 5,
Also, a clock abnormality detection circuit 11 sends a system reset control signal to the CPU 1, a bus abnormality detection circuit 11 detects a system bus abnormality, and 10 a bus abnormality detection circuit.
This is a no-reply detection circuit that detects that there is no response from various input/output interfaces 7a to 7d within a predetermined time in response to an access from the CPU 1, and the no-reply detection circuit 10 is a bus abnormality detection circuit 1.
When receiving a parity error signal from 1 or when there is no response as described above, an interrupt control signal is generated, and this interrupt control signal operates the interrupt controller 9.
The CPU 1 is configured to execute an interrupt processing program.

また、本考案における表示制御回路５には、対
応異常信号により点灯されるノーリプライランプ
６ｃ、アナログ／デイジタル変換異常ランプ６ｄ
及びパリテイエラーランプ６ｅが付加されてい
る。 The display control circuit 5 of the present invention also includes a no-reply lamp 6c that is lit in response to a corresponding abnormality signal, and an analog/digital conversion abnormality lamp 6d.
and a parity error lamp 6e.

次に上記構成を有する本考案の動作を各異常原
因ごとに説明する。なお、システムの正常稼動中
は従来装置と同様にランランプ６ａが点灯され
る。 Next, the operation of the present invention having the above configuration will be explained for each cause of abnormality. Note that during normal operation of the system, the run lamp 6a is lit like in the conventional device.

最初に、クロツク発生回路２からのクロツクパ
ルスの異常、すなわち、クロツクパルスが発生さ
れない場合を説明する。この場合には、クロツク
異常検出回路２が該異常を検出し、表示制御回路
５にパルス異常信号を、CPU１にシステムリセ
ツト制御信号を送出することになり、これにより
トラブルランプ６ｂが点灯され、CPU１内のリ
セツト回路が動作しその後システムがリセツトと
なりその状態が保持される。 First, we will explain the case where there is an abnormality in the clock pulse from the clock generating circuit 2, i.e., where a clock pulse is not generated. In this case, the clock abnormality detection circuit 2 detects the abnormality and sends a pulse abnormality signal to the display control circuit 5 and a system reset control signal to the CPU 1. This causes the trouble lamp 6b to light up and the reset circuit in the CPU 1 to operate, after which the system is reset and this state is maintained.

また、CPU１のプログラム暴走異常、例えば
誤動作により無限ループに突入するような異常の
場合には、監視タイマ４で検出が行われる。すな
わち、該監視タイマ４はCPU１から周期的なリ
セツト信号が送出されないでカウントオーバする
とトラブル異常信号を表示制御回路５に送出して
トラブルランプ６ｂを点灯させると共に、CPU
１にシステムリセツト制御信号を送出してシステ
ムをリセツトし、その状態を保持する。なお該動
作は従来装置における動作と同一であるが、クロ
ツクパルスの異常においてもトラブルランプ６ｂ
が点灯し、システムがリセツトされる点で従来装
置と異なる。 Furthermore, in the case of a program runaway abnormality in the CPU 1, such as an abnormality in which the program enters an infinite loop due to a malfunction, the monitoring timer 4 detects the abnormality. That is, when the monitoring timer 4 counts over without a periodic reset signal being sent from the CPU 1, it sends a trouble abnormal signal to the display control circuit 5, lights up the trouble lamp 6b, and also
1 to reset the system and maintain that state. Note that this operation is the same as that in the conventional device, but the trouble lamp 6b is activated even when the clock pulse is abnormal.
This differs from conventional devices in that the lamp lights up and the system is reset.

次にCPU１が各種入出力インターフエイス７
ａ〜７ｄにアクセスした際に正規の所定時間内に
応答がなかつた場合には、ノーリプライ検出回路
１０でそのタイムアウトにより異常を検出して割
込コントローラ９に割込制御信号を送出する。割
込コントローラ９では該信号を受け、CPU１に
割込指令を発生し、その後、一時的に応答を返し
た状態を発生する。この操作により、CPU１に
割込みが入り、割込処理プログラムに用意された
サービスルーチンに従いノーリプライランプ６ｃ
を点灯する。従つて、単純な入出力インターフエ
イス７ａ〜７ｄのハードウエアの異常による
CPUダウンはあり得ない。 Next, CPU 1 connects various input/output interfaces 7
If there is no response within a regular predetermined time when accessing a to 7d, the no-reply detection circuit 10 detects an abnormality based on the timeout and sends an interrupt control signal to the interrupt controller 9. The interrupt controller 9 receives the signal, issues an interrupt command to the CPU 1, and then temporarily returns a response. This operation causes an interrupt to be generated in the CPU 1, and the no-reply lamp 6c is activated according to the service routine prepared in the interrupt processing program.
lights up. Therefore, due to a simple hardware malfunction of the input/output interfaces 7a to 7d,
CPU down is not possible.

そして次に、システムのバス異常時の動作につ
いて説明すると、システムのバス異常は、バス異
常検出回路１１で監視されるが、その方法として
は、該検出回路１１が情報のアドレスまたはデー
タのブロツク毎にパリテイビツトを付加して、一
定のタイミングでバスを監視するようになされ、
これにより、異常と判断されたならば、該検出回
路１１はノーリプライ検出回路１０にパリテイエ
ラー信号を送出し、CPU１に対してWAITをか
け、ノーリプライ異常をも発生させる。該ノーリ
プライ異常の発生による動作は上述の通りであ
り、ノーリプライランプ６ｃが点灯される。ま
た、これと同時にノーリプライ検出回路１０を介
して表示制御回路５に入力されるパリテイエラー
信号によりパリテイエラーランプ６ｅが点灯され
る。すなわち、システムのバス異常に対してはノ
ーリプライランプ６ｃ及びパリテイエラーランプ
６ｅが点灯するのである。なお、この場合におい
てもCPUダウンはあり得ない。 Next, we will explain the operation of the system when the bus is abnormal. Bus abnormalities in the system are monitored by the bus abnormality detection circuit 11. A parity bit is added to the bus to monitor the bus at a fixed timing.
As a result, if an abnormality is determined, the detection circuit 11 sends a parity error signal to the no-reply detection circuit 10, applies WAIT to the CPU 1, and also generates a no-reply abnormality. The operation upon occurrence of the no-reply abnormality is as described above, and the no-reply lamp 6c is lit. At the same time, the parity error lamp 6e is lit by a parity error signal input to the display control circuit 5 via the no-reply detection circuit 10. That is, the no-reply lamp 6c and the parity error lamp 6e light up in response to a system bus abnormality. Note that even in this case, there is no possibility of the CPU going down.

上述した各異常原因の他、アナログ入力インタ
ーフエイス７ｃ内のアナログ／デイジタル変換器
の異常も起り得、それ故、周期的にモニタプログ
ラムを実行して監視を行ない、異常ならばプログ
ラム出力によつてアナログ／デイジタル変換異常
ランプ６ｄを点灯する。 In addition to the above-mentioned causes of abnormality, an abnormality may also occur in the analog/digital converter in the analog input interface 7c.Therefore, the monitor program is periodically executed to perform monitoring, and if an abnormality is detected, it is detected by the program output. Turn on the analog/digital conversion error lamp 6d.

以上本考案の一実施例の動作を説明したが、本
考案の技術的思想は図示実施例に限られるもので
なく、例えば、トラブルランプ６ｂの点灯条件た
るクロツクパルス異常及びプログラム暴走異常ご
とにランプを細分化して設けて表示しても良く、
また、パリテイエラーランプ６ｃもバスパリテイ
エラー及びメモリパリテイエラーの２つに対応し
て細分化して設けて表示しても良いことは明らか
である。更に、図示実施例においては入出力イン
ターフエイス７ａ〜７ｄのノーリプライ異常のみ
を監視していたが、システムのハードウエアをマ
ツプド入出力方式にしてメモリ３を含めた全シス
テムのノーリプライ異常を監視・表示するように
しても良いことは明らかである。 Although the operation of one embodiment of the present invention has been described above, the technical idea of the present invention is not limited to the illustrated embodiment. It may be divided into sections and displayed.
Furthermore, it is clear that the parity error lamp 6c may also be provided and displayed in subdivisions corresponding to the two types of bus parity errors and memory parity errors. Furthermore, in the illustrated embodiment, only no-reply abnormalities in the input/output interfaces 7a to 7d are monitored, but the system hardware can be changed to a mapped input/output method to monitor no-reply abnormalities in the entire system including the memory 3. - It is clear that it may be displayed.

上述したように、本考案のマイクロコンピユー
タシステムの監視装置においては各異常要因ごと
に別個に検出回路を設け、複数個の表示ランプを
点灯制御して別個に表示するようにし、かつ異常
要因の重要度によりシステムをリセツトするか、
または割込プログラムを実行させるか異常検出後
の措置を異ならせたので、安易なシステムリセツ
トを防止することができメインテナンス性が良
く、しかも復旧作業に費やす人員及び時間を削減
できるという効果を有する。 As mentioned above, in the microcomputer system monitoring device of the present invention, a separate detection circuit is provided for each abnormality factor, and multiple display lamps are controlled to be lit and displayed separately, and the importance of the abnormality factor is determined. Reset the system from time to time, or
Alternatively, by executing an interrupt program or taking different measures after detecting an abnormality, it is possible to prevent an easy system reset, improve maintainability, and have the effect of reducing the number of people and time spent on recovery work.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のマイクロコンピユータシステム
の監視装置を示すブロツク図、第２図は本考案の
一実施例による監視装置を示すブロツク図であ
る。 １……CPU、２……クロツク発生回路、３…
…メモリ、４……監視タイマ、５……表示制御回
路、６ａ〜６ｅ……表示ランプ、７ａ〜７ｄ……
入出力インターフエイス、８……クロツク異常検
出回路、９……割込コントローラ、１０……ノー
リプライ検出回路、１１……バス異常検出回路。
なお、図中、同一符号は同一、又は相当部分を示
す。 FIG. 1 is a block diagram showing a conventional monitoring device for a microcomputer system, and FIG. 2 is a block diagram showing a monitoring device according to an embodiment of the present invention. 1...CPU, 2...Clock generation circuit, 3...
...Memory, 4...Monitoring timer, 5...Display control circuit, 6a-6e...Display lamp, 7a-7d...
Input/output interface, 8... Clock abnormality detection circuit, 9... Interrupt controller, 10... No reply detection circuit, 11... Bus abnormality detection circuit.
In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【実用新案登録請求の範囲】 (1) クロツク発生回路から送出されるクロツクパ
ルスに基づいて各種入出力インターフエイスを
介してデータ情報を入出力し、メモリとの間で
データ情報の書込み及び読出しを行いながらデ
ータ処理するCPUと、該CPUから周期的に送
出されるリセツト信号によりカウントリセツト
されて前記クロツク発生回路からのクロツクパ
ルスをカウントし、そのカウント数が所定値以
上となつた時にトラブル検出信号を送出すると
共に前記CPUにシステムリセツト制御信号を
送出する監視タイマと、前記CPUの正常稼動
中に該CPUからの正常稼動信号の継続入力期
間ランランプを点灯する一方前記トラブル検出
信号の入力を受けた時にはトラブルランプを点
灯保持する表示制御回路とを備えたマイクロコ
ンピユータシステムの監視装置において、前記
クロツク発生回路のクロツクパルスの異常を検
出して前記表示制御回路にパルス異常信号を送
出すると共に前記CPUにシステムリセツト制
御信号を送出するクロツク異常検出回路と、パ
リテイビツトを用いてシステムのバス異常を検
出してパリテイエラー信号を送出するバス異常
検出回路と、前記CPUのアクセスに対し前記
各種入出力インターフエイスが所定時間内に応
答がない時及び前記バス異常検出回路からのパ
リテイエラー信号を受けた時に割込制御信号を
出力して割込コントローラを動作し該CPUに
割込処理プログラムを実行させてノーリプライ
異常信号を発生させると共に前記パリテイエラ
ー信号を前記表示制御回路に送出するノーリプ
ライ検出回路とを設けると共に、前記表示制御
回路にパリテイエラーランプとノーリプライラ
ンプとを付加し、前記ノーリプライ異常信号に
基づき該ノーリプライランプを点灯し、前記パ
リテイエラー信号に基づきパリテイエラーラン
プを点灯し、前記クロツク異常信号によつても
前記トラブルランプを点灯させて各異常要因ご
とに異常を外部に検知せしめると共に、前記シ
ステムリセツト制御信号を発生する異常要因以
外ではシステムをリセツトしない構成としたこ
とを特徴とするマイクロコンピユータシステム
の監視装置。 (2) 上記各種入出力インターフエイスは、デイジ
タルインターフエイス、アナログ出力インター
フエイス、アナログ入力インターフエイス及び
周辺機器インターフエイスでなる実用新案登録
請求の範囲第１項記載のマイクロコンピユータ
システムの監視装置。 (3) 上記表示制御回路によつて点灯制御されるラ
ンプとしてアナログ／デイジタル変換異常ラン
プを設け、上記アナログ入力インターフエイス
内のアナログ／デイジタル変換器の異常発生時
に点灯することとした実用新案登録請求の範囲
第２項記載のマイクロコンピユータシステムの
監視装置。[Claims for Utility Model Registration] (1) Data information is input and output via various input/output interfaces based on clock pulses sent from a clock generation circuit, and data information is written to and read from memory. The count is reset by a CPU that processes data while the clock pulses from the clock generation circuit are reset by a reset signal periodically sent from the CPU, and when the count exceeds a predetermined value, a trouble detection signal is sent. At the same time, there is a monitoring timer that sends a system reset control signal to the CPU, and when the CPU is operating normally, a run lamp is turned on for a period of continuous input of the normal operation signal from the CPU, and when the trouble detection signal is input, the alarm is turned on. In a microcomputer system monitoring device equipped with a display control circuit that keeps a lamp lit, detects an abnormality in the clock pulse of the clock generation circuit, sends a pulse abnormality signal to the display control circuit, and performs system reset control on the CPU. A clock abnormality detection circuit that sends out signals; a bus abnormality detection circuit that uses parity bits to detect system bus abnormalities and sends out parity error signals; When there is no response or when a parity error signal is received from the bus abnormality detection circuit, an interrupt control signal is output, the interrupt controller is activated, and the CPU executes the interrupt processing program to detect a no-reply error. a no-reply detection circuit that generates a signal and sends the parity error signal to the display control circuit, and a parity error lamp and a no-reply lamp are added to the display control circuit to detect the no-reply error signal. The no-reply lamp is turned on based on the parity error signal, the parity error lamp is turned on based on the parity error signal, and the trouble lamp is also turned on in response to the clock abnormality signal to externally detect an abnormality for each abnormality cause. A monitoring device for a microcomputer system, characterized in that the system is configured not to be reset except for an abnormal factor that generates the system reset control signal. (2) The microcomputer system monitoring device according to claim 1, wherein the various input/output interfaces include a digital interface, an analog output interface, an analog input interface, and a peripheral device interface. (3) Request for registration of a utility model for providing an analog/digital conversion abnormality lamp as a lamp whose lighting is controlled by the above display control circuit, which lights up when an abnormality occurs in the analog/digital converter in the above analog input interface. A monitoring device for a microcomputer system according to item 2.