JPS634319Y2 - - Google Patents
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- Publication number
- JPS634319Y2 JPS634319Y2 JP1986047062U JP4706286U JPS634319Y2 JP S634319 Y2 JPS634319 Y2 JP S634319Y2 JP 1986047062 U JP1986047062 U JP 1986047062U JP 4706286 U JP4706286 U JP 4706286U JP S634319 Y2 JPS634319 Y2 JP S634319Y2
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- JP
- Japan
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- transistor
- bit line
- potential
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- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は高速化の可能な高密度メモリとして役
立てられる半導体メモリ素子に関する。
立てられる半導体メモリ素子に関する。
近年、情報処理装置等に使用される半導体高密
度メモリーは、技術の進歩と需要の要求にともな
つて高集積化、高速化および低電力化の方向に進
んでいる。現在、高密度メモリーとして１トラン
ジスタ型のダイナミツクMOSメモリが用いられ
ている。
度メモリーは、技術の進歩と需要の要求にともな
つて高集積化、高速化および低電力化の方向に進
んでいる。現在、高密度メモリーとして１トラン
ジスタ型のダイナミツクMOSメモリが用いられ
ている。
しかし乍ら、このような従来のMOSメモリで
は、データを蓄積するコンデンサ中の電荷を検出
するのにコンデンサからビツト線への電荷の再配
分に時間がかかり、高感度増幅器を以つてしても
なお長い時間がかかるため、十分な高速性を持ち
得ないという欠点があつた。
は、データを蓄積するコンデンサ中の電荷を検出
するのにコンデンサからビツト線への電荷の再配
分に時間がかかり、高感度増幅器を以つてしても
なお長い時間がかかるため、十分な高速性を持ち
得ないという欠点があつた。
この考案の目的は、以上のような欠点を除き、
高密度メモリーを高速化することのできる半導体
メモリ素子を提供するにある。
高密度メモリーを高速化することのできる半導体
メモリ素子を提供するにある。
この考案によれば、Ｓ型負性抵抗のＩ−Ｖ特性
を有し、かつ低電流状態から高電流状態へのター
ン・オンの端子間最小電圧がゲート電極の電位に
よつて制御されるMOSトランジスタを備え、該
MOSトランジスタのゲート電極にワード線を結
合し、かつドレーン電極にビツト線を結合し、前
記ワード線のバイアスによつて前記ビツト線に流
れる電流をターン・オンするためのビツト線電位
のしきい値電圧が変えられることを特徴とする半
導体メモリ素子が得られる。
を有し、かつ低電流状態から高電流状態へのター
ン・オンの端子間最小電圧がゲート電極の電位に
よつて制御されるMOSトランジスタを備え、該
MOSトランジスタのゲート電極にワード線を結
合し、かつドレーン電極にビツト線を結合し、前
記ワード線のバイアスによつて前記ビツト線に流
れる電流をターン・オンするためのビツト線電位
のしきい値電圧が変えられることを特徴とする半
導体メモリ素子が得られる。
次に、この考案による半導体メモリ素子につい
て、図面を参照して説明する。
て、図面を参照して説明する。
第１図ａおよびｂは、この考案による実施例の
回路図および特性図をそれぞれ示している。同図
ａにおいて、１および２はMOS電界効果トラン
ジスタ、３は負荷抵抗である。図ｂの特性は
MOSトランジスタ１のドレーン電流IDとドレー
ン電位VDの関係を示したものである。トランジ
スタ１はチヤンネル長Ｌを短くしたために、パン
チスルー特性となつてＳ型の負性抵抗を生じ、そ
のために負荷抵抗３とトランジスタ１とで構成さ
れたインバータは、特性図に見られるように、２
つの動作点を持つことが判る。トランジスタ１が
低電流状態イから高電流状態ロにターンオンする
ためのドレーン電位VDの最小電圧VDON（以下ター
ンオン電圧と呼ぶ）はトランジスタ１のゲート電
位X1によつて変化し、X1が高くなるとVD1から
VD2へと小さくなる。従つて、ドレーン電位が一
定でゲートに高電位を印加することによつてトラ
ンジスタ１をターンオンさせることが出来る。
今、トランジスタ１と抵抗３とからなるインバー
タに、第１図ａのように、ワード線X1、選択ト
ランジスタ２及びビツト線Ｙを結合することによ
つて、X1，X2，Ｙ選択によるメモリ素子が構成
出来る。このメモリ素子の動作について説明する
と次のようになる。
回路図および特性図をそれぞれ示している。同図
ａにおいて、１および２はMOS電界効果トラン
ジスタ、３は負荷抵抗である。図ｂの特性は
MOSトランジスタ１のドレーン電流IDとドレー
ン電位VDの関係を示したものである。トランジ
スタ１はチヤンネル長Ｌを短くしたために、パン
チスルー特性となつてＳ型の負性抵抗を生じ、そ
のために負荷抵抗３とトランジスタ１とで構成さ
れたインバータは、特性図に見られるように、２
つの動作点を持つことが判る。トランジスタ１が
低電流状態イから高電流状態ロにターンオンする
ためのドレーン電位VDの最小電圧VDON（以下ター
ンオン電圧と呼ぶ）はトランジスタ１のゲート電
位X1によつて変化し、X1が高くなるとVD1から
VD2へと小さくなる。従つて、ドレーン電位が一
定でゲートに高電位を印加することによつてトラ
ンジスタ１をターンオンさせることが出来る。
今、トランジスタ１と抵抗３とからなるインバー
タに、第１図ａのように、ワード線X1、選択ト
ランジスタ２及びビツト線Ｙを結合することによ
つて、X1，X2，Ｙ選択によるメモリ素子が構成
出来る。このメモリ素子の動作について説明する
と次のようになる。
メモリ・セルへの書込み時には、X1とX2のレ
ベルを高レベルＨにする。いま、X1によつてト
ランジスタ１のターンオン電圧VDONがVD2である
とすると、ＹのレベルをVD2以上にすることによ
つて、トランジスタ１を“オン”にすることが出
来る。又、ＹのレベルをVD3以下に低くすると、
トランジスタ１を“オフ”にすることが出来る。
ベルを高レベルＨにする。いま、X1によつてト
ランジスタ１のターンオン電圧VDONがVD2である
とすると、ＹのレベルをVD2以上にすることによ
つて、トランジスタ１を“オン”にすることが出
来る。又、ＹのレベルをVD3以下に低くすると、
トランジスタ１を“オフ”にすることが出来る。
読み出し時には、X1を低レベルＬに、X2とＹ
をＨにする。かくして、トランジスタ１が“オ
ン”の時にはVDがＨになるので、高電流状態ロ
に置かれ、電流を引き込む。反対に、トランジス
タ１が“オフ”の時は低電流状態イにあるので、
殆ど電流の引き込みがない。従つて、この電流の
差を検出することにより、トランジスタ１の状態
を検出すること、すなわち、読み出しが出来る。
をＨにする。かくして、トランジスタ１が“オ
ン”の時にはVDがＨになるので、高電流状態ロ
に置かれ、電流を引き込む。反対に、トランジス
タ１が“オフ”の時は低電流状態イにあるので、
殆ど電流の引き込みがない。従つて、この電流の
差を検出することにより、トランジスタ１の状態
を検出すること、すなわち、読み出しが出来る。
次に、非選択の場合は、X1およびX2をＬにし
ておく。これによつて、ＹがＨでもＬでもインバ
ータの状態は変わらないから、データの保持を行
うことが可能である。
ておく。これによつて、ＹがＨでもＬでもインバ
ータの状態は変わらないから、データの保持を行
うことが可能である。
上記の実施例において、メモリ・セルへの制御
線を減らす目的で、制御線X1およびX2を共通に
することも可能である。その場合の動作は前の場
合と本質的には変らないが、読み出し時のX1と
X2のレベルをＨとＬの中間値に選ぶ必要がある。
即ち、この中間レベルXnの時のターンオン電圧
VDONをVD3とすると、VD3が読出し時ビツト線が
Ｈになつた時のVDのレベルよりも大きくなるよ
うな値にとる必要がある。
線を減らす目的で、制御線X1およびX2を共通に
することも可能である。その場合の動作は前の場
合と本質的には変らないが、読み出し時のX1と
X2のレベルをＨとＬの中間値に選ぶ必要がある。
即ち、この中間レベルXnの時のターンオン電圧
VDONをVD3とすると、VD3が読出し時ビツト線が
Ｈになつた時のVDのレベルよりも大きくなるよ
うな値にとる必要がある。
なお、上記の実施例においては、Ｘ選択のトラ
ンジスタ２にMOSトランジスタを使用している。
これによつて、Ｘ選択の電圧を与える回路に対す
る電流負荷をバイポーラトランジスタを使用する
場合に比べて小さくすることができる。そして、
この回路によれば、ワード線Ｘを低レベルにした
とき直流電流が流れる。このことはメモリのよう
に多数のセルが一本のＸ選択回路でドライブしな
ければならないときの電流負荷の増大することを
防ぎ、集積度が電力でリミツトされることから考
えて大きな利点となる。
ンジスタ２にMOSトランジスタを使用している。
これによつて、Ｘ選択の電圧を与える回路に対す
る電流負荷をバイポーラトランジスタを使用する
場合に比べて小さくすることができる。そして、
この回路によれば、ワード線Ｘを低レベルにした
とき直流電流が流れる。このことはメモリのよう
に多数のセルが一本のＸ選択回路でドライブしな
ければならないときの電流負荷の増大することを
防ぎ、集積度が電力でリミツトされることから考
えて大きな利点となる。
以上の説明によつて明らかなように、この考案
によれば、インバータを構成するMOSトランジ
スタに、負性抵抗をもたせ、かつターン・オンへ
の端子間最小電圧を第３の電極の電位によつて制
御することができるから、高密度メモリに用いて
高速化が得られる点において、大きな効果があ
る。
によれば、インバータを構成するMOSトランジ
スタに、負性抵抗をもたせ、かつターン・オンへ
の端子間最小電圧を第３の電極の電位によつて制
御することができるから、高密度メモリに用いて
高速化が得られる点において、大きな効果があ
る。
第１図ａおよびｂは、この考案による実施例の
それぞれ回路図および特性図である。図におい
て、１，２はMOS電界効果トランジスタ、３は
負荷抵抗である。
それぞれ回路図および特性図である。図におい
て、１，２はMOS電界効果トランジスタ、３は
負荷抵抗である。
Claims (1)
- Ｓ型負性抵抗のＩ−Ｖ特性を有し、かつ低電流
状態から高電流状態へのターン・オンの端子間最
小電圧がゲート電極の電位によつて制御される
MOSトランジスタを備え、該MOSトランジスタ
のゲート電極にワード線を結合し、かつドレーン
電極にビツト線を結合し、前記ワード線のバイア
スによつて前記ビツト線に流れる電流をターン・
オンするためのビツト線電位のしきい値電圧が変
えられることを特徴とする半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986047062U JPS634319Y2 (ja) | 1986-04-01 | 1986-04-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986047062U JPS634319Y2 (ja) | 1986-04-01 | 1986-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163399U JPS61163399U (ja) | 1986-10-09 |
| JPS634319Y2 true JPS634319Y2 (ja) | 1988-02-03 |
Family
ID=30562045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986047062U Expired JPS634319Y2 (ja) | 1986-04-01 | 1986-04-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634319Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180730A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd |
-
1986
- 1986-04-01 JP JP1986047062U patent/JPS634319Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180730A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61163399U (ja) | 1986-10-09 |
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