JPS634209B2 - - Google Patents
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- JPS634209B2 JPS634209B2 JP55151322A JP15132280A JPS634209B2 JP S634209 B2 JPS634209 B2 JP S634209B2 JP 55151322 A JP55151322 A JP 55151322A JP 15132280 A JP15132280 A JP 15132280A JP S634209 B2 JPS634209 B2 JP S634209B2
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- 230000005856 abnormality Effects 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は計算機に関するもので、更に詳しくは
マルチプロセツサシステムの異常時のデータの保
護方法ならびにその装置に関する。
マルチプロセツサシステムの異常時のデータの保
護方法ならびにその装置に関する。
計算機を基軸とした制御装置においては、複数
の中央演算装置(以下中央演算装置を「CPU」
という)は共通の大容量記憶装置(以下大容量記
憶装置を「バルクメモリ」という)と協働して動
作する。
の中央演算装置(以下中央演算装置を「CPU」
という)は共通の大容量記憶装置(以下大容量記
憶装置を「バルクメモリ」という)と協働して動
作する。
かかる装置においては、いくつかのCPUが共
通のバルクメモリをアクセスするのを制御する、
インターフエース制御装置が必ずある。また、正
規のプライオリテイルーチンの下で、バルクメモ
リとCPU間のデータの転送を制御するのは、か
かるインターフエース制御装置の正規の機能であ
る。
通のバルクメモリをアクセスするのを制御する、
インターフエース制御装置が必ずある。また、正
規のプライオリテイルーチンの下で、バルクメモ
リとCPU間のデータの転送を制御するのは、か
かるインターフエース制御装置の正規の機能であ
る。
しかしながら、CPUの1つまたは2つ以上に
異常状態が生じた場合には、かかる異常を回避す
る保護手段がないと重要なデータが失なわれた
り、あるいは誤まつたデータが転送されてしま
う。例えば、CPUの1つで電源が切れた場合、
1ミリ秒のタイムフレームがあり、この時間内に
このCPUに係わるすべての処理はこのCPUに係
る正しいデータを保存すべくなされなければなら
ない。
異常状態が生じた場合には、かかる異常を回避す
る保護手段がないと重要なデータが失なわれた
り、あるいは誤まつたデータが転送されてしま
う。例えば、CPUの1つで電源が切れた場合、
1ミリ秒のタイムフレームがあり、この時間内に
このCPUに係わるすべての処理はこのCPUに係
る正しいデータを保存すべくなされなければなら
ない。
従つて、本発明の目的は、マルチプロセツサシ
ステムのいづれのCPUの異常状態にも応答する
保護方法および保護装置を提供することにある。
ステムのいづれのCPUの異常状態にも応答する
保護方法および保護装置を提供することにある。
本発明の他の目的は、保護手段の動作の開始を
制御する制御装置を提供することにある。
制御する制御装置を提供することにある。
これらおよびその他の目的を達成するために、
本発明においては、マルチプロセツサシステムの
各CPUに関連してインターフエース構造(以下
「インターフエース」という)が設けられている。
このインターフエースはフアームウエアエンジン
(以下「フアームウエア」という)と協働し、こ
のフアームウエアはマルチプロセツサシステムの
共通バルクメモリと各CPU間のデータの転送を
制御するインターフエース制御装置の一部をな
す。個々のCPUで発生される異常状態を表わす
信号はインターフエースに入力信号として与えら
れる。すると、インターフエースは、これらの信
号をアテンシヨンフラグ信号と故障個所又は故障
内容を表わす信号とに変換する。このフアームウ
エアはこれらの信号に応答し、CPUに係わるデ
ータを保護するための必要な手段をとる。
本発明においては、マルチプロセツサシステムの
各CPUに関連してインターフエース構造(以下
「インターフエース」という)が設けられている。
このインターフエースはフアームウエアエンジン
(以下「フアームウエア」という)と協働し、こ
のフアームウエアはマルチプロセツサシステムの
共通バルクメモリと各CPU間のデータの転送を
制御するインターフエース制御装置の一部をな
す。個々のCPUで発生される異常状態を表わす
信号はインターフエースに入力信号として与えら
れる。すると、インターフエースは、これらの信
号をアテンシヨンフラグ信号と故障個所又は故障
内容を表わす信号とに変換する。このフアームウ
エアはこれらの信号に応答し、CPUに係わるデ
ータを保護するための必要な手段をとる。
以下、図面を用いて本発明を説明する。
第1図は本発明の一実施例であるマルチプロセ
ツサシステムのブロツク図で、図には、複数のす
なわち、4個のCPUが共通のバルクメモリを分
かちて利用するように接続された計算機システム
が示されている。
ツサシステムのブロツク図で、図には、複数のす
なわち、4個のCPUが共通のバルクメモリを分
かちて利用するように接続された計算機システム
が示されている。
第1のCPU2は、バツフア4を介して第1の、
インターフエースユニツト6に接続され、第2の
CPU8はバツフア10を介して第2のインター
フエースユニツト12に接続され、第3のCPU
14はバツフア16を介して第3のインターフエ
ースユニツト18に接続されている。同様にし
て、第4のCPU20はバツフア22を介して対
応するインターフエースユニツト24に接続され
ている。本発明の一実施例においては、各バツフ
ア4,10,16および22は対応するCPUと
密接に関連する。
インターフエースユニツト6に接続され、第2の
CPU8はバツフア10を介して第2のインター
フエースユニツト12に接続され、第3のCPU
14はバツフア16を介して第3のインターフエ
ースユニツト18に接続されている。同様にし
て、第4のCPU20はバツフア22を介して対
応するインターフエースユニツト24に接続され
ている。本発明の一実施例においては、各バツフ
ア4,10,16および22は対応するCPUと
密接に関連する。
また、上記の実施例においては各インターフエ
ースユニツト6,12,18および24はバルク
メモリコントローラキヤビネツト26内に設けら
れている。
ースユニツト6,12,18および24はバルク
メモリコントローラキヤビネツト26内に設けら
れている。
また、キヤビネツト26内には、バルクメモリ
サブコントローラ30とフアームウエア32とを
含むバルクメモリコントローラ28が含まれてい
る。共通電源ユニツト34もまたキヤビネツト2
6内に設けられ、各インターフエースユニツト
6,12,18および24ならびにバルクメモリ
コントローラシステムに給電する。これらインタ
ーフエースユニツト6,12,18および24は
フアームウエア32ならびに、バルクメモリサブ
コントローラ30と同様カスケードリボン相互接
続ケーブルで相互接続されている。
サブコントローラ30とフアームウエア32とを
含むバルクメモリコントローラ28が含まれてい
る。共通電源ユニツト34もまたキヤビネツト2
6内に設けられ、各インターフエースユニツト
6,12,18および24ならびにバルクメモリ
コントローラシステムに給電する。これらインタ
ーフエースユニツト6,12,18および24は
フアームウエア32ならびに、バルクメモリサブ
コントローラ30と同様カスケードリボン相互接
続ケーブルで相互接続されている。
バツフア4,10,16および22は各々複数
のラインドライバとレシーバを有し、対応する
CPUとこれに関連するインターフエースユニツ
ト間の負荷緩衡手段となる。インターフエースユ
ニツト6,12,18および24については後ほ
ど詳しく説明する。バルクメモリコントローラ2
8のフアームウエア32は内部メモリに格納され
た所定の動作手順命令を有するマイクロプロセツ
サで構成される。このフアームウエアの動作につ
いてもまた後ほど詳細に述べる。バルクメモリサ
ブコントローラ30は、CPU2,8,14およ
び20と図示しないバルクメモリ間の情報の実際
の授受を制御する。バルクメモリサブコントロー
ラ30の動作もまたフアームウエア32により指
令される。
のラインドライバとレシーバを有し、対応する
CPUとこれに関連するインターフエースユニツ
ト間の負荷緩衡手段となる。インターフエースユ
ニツト6,12,18および24については後ほ
ど詳しく説明する。バルクメモリコントローラ2
8のフアームウエア32は内部メモリに格納され
た所定の動作手順命令を有するマイクロプロセツ
サで構成される。このフアームウエアの動作につ
いてもまた後ほど詳細に述べる。バルクメモリサ
ブコントローラ30は、CPU2,8,14およ
び20と図示しないバルクメモリ間の情報の実際
の授受を制御する。バルクメモリサブコントロー
ラ30の動作もまたフアームウエア32により指
令される。
各インターフエースユニツト6,12,18お
よび24には関連するCPUからの出力信号すな
わち、このCPUにおける所定の状態を表わすあ
る出力信号に応答するアテンシヨンロジツク部が
ある。アテンシヨンロジツク部は第2図にブロツ
クで示す。第2図は本発明の実施例である構成関
係図で、複数のインターフエースユニツトとフア
ームウエアの相互接続を示したものである。第2
図に示すように第1のインターフエースユニツト
6は、アテンシヨンユニツト36を含み、このア
テンシヨンユニツトは関連するCPUが前述の所
定の状態の1つにあるときは常にある出力信号を
出力する。第1のインターフエースユニツト6の
ステータスレジスタ38は、前述した所定の状態
のうちの特定の状態を表わすデータを含むように
設けられている。
よび24には関連するCPUからの出力信号すな
わち、このCPUにおける所定の状態を表わすあ
る出力信号に応答するアテンシヨンロジツク部が
ある。アテンシヨンロジツク部は第2図にブロツ
クで示す。第2図は本発明の実施例である構成関
係図で、複数のインターフエースユニツトとフア
ームウエアの相互接続を示したものである。第2
図に示すように第1のインターフエースユニツト
6は、アテンシヨンユニツト36を含み、このア
テンシヨンユニツトは関連するCPUが前述の所
定の状態の1つにあるときは常にある出力信号を
出力する。第1のインターフエースユニツト6の
ステータスレジスタ38は、前述した所定の状態
のうちの特定の状態を表わすデータを含むように
設けられている。
第2のインターフエースユニツト12も同様な
アテンシヨンユニツト40とステータスレジスタ
42とを有する。
アテンシヨンユニツト40とステータスレジスタ
42とを有する。
第3のインターフエースユニツト18もまた、
アテンシヨンユニツト44とステータスレジスタ
46とを有する。同様にして第4のインターフエ
ースユニツト24もまたアテンシヨンユニツト4
8とステータスレジスタ50とを有する。
アテンシヨンユニツト44とステータスレジスタ
46とを有する。同様にして第4のインターフエ
ースユニツト24もまたアテンシヨンユニツト4
8とステータスレジスタ50とを有する。
インターフエースユニツト12,18および2
4のそれぞれにおけるアテンシヨンユニツトは、
第1のインターフエースユニツトのアテンシヨン
ユニツト36の機能と機能上対応する。
4のそれぞれにおけるアテンシヨンユニツトは、
第1のインターフエースユニツトのアテンシヨン
ユニツト36の機能と機能上対応する。
同様にインターフエースユニツト12,18お
よび24のそれぞれにあるステータスレジスタは
第1のインターフエースユニツト6のレジスタ3
8の機能と機能上対応する。
よび24のそれぞれにあるステータスレジスタは
第1のインターフエースユニツト6のレジスタ3
8の機能と機能上対応する。
各インターフエースユニツトの第1のレジスタ
の意味ある位置(significant position)はフア
ームウエアのひとつの入力に共通接続され、第2
のレジスタの意味あるビツト位置(significant
bit position)も同様にしてフアームウエア32
の対応するユニツトに接続される。第2図では、
この後者の接続は共通の信号線54で示されてい
る。
の意味ある位置(significant position)はフア
ームウエアのひとつの入力に共通接続され、第2
のレジスタの意味あるビツト位置(significant
bit position)も同様にしてフアームウエア32
の対応するユニツトに接続される。第2図では、
この後者の接続は共通の信号線54で示されてい
る。
このシステムの動作について述べると、フアー
ムウエア32は、内部指令の制御の下で幾つかの
CPUと共通バルクメモリ間のデータ転送を制御
する。フアームウエア32の上記指令の一部とし
て、共通線52はレジスタ36,40,44およ
び48のいずれかの意味あるビツト位置にアテン
シヨン信号が存在するか否かを決定するため周期
的に調べられる。
ムウエア32は、内部指令の制御の下で幾つかの
CPUと共通バルクメモリ間のデータ転送を制御
する。フアームウエア32の上記指令の一部とし
て、共通線52はレジスタ36,40,44およ
び48のいずれかの意味あるビツト位置にアテン
シヨン信号が存在するか否かを決定するため周期
的に調べられる。
そのときの状況により共通線52を周期的に調
べる頻度は500nsecに1回以内の割合である。イ
ンターフエースユニツト6,12,18および2
4のいずれにもアテンシヨン信号がない場合は、
フアームウエアは決められた優先順位に従つて、
CPUへおよびCPUからのデータの転送を制御す
る通常の動作に戻る。
べる頻度は500nsecに1回以内の割合である。イ
ンターフエースユニツト6,12,18および2
4のいずれにもアテンシヨン信号がない場合は、
フアームウエアは決められた優先順位に従つて、
CPUへおよびCPUからのデータの転送を制御す
る通常の動作に戻る。
他方、アテンシヨン信号がインターフエースユ
ニツトの一つに存在する場合は、そのときは、フ
アームウエアは共通線54で信号が与えられる入
力端子を走査し、まず、どのインターフエースユ
ニツトがアテンシヨンフラグを所持しているかを
決定し、次に、どんなタイプの異常がそのフラグ
を立てたのかを決定する。これについては第3図
および第4図の説明が終つたところでもつとはつ
きりわかろう。
ニツトの一つに存在する場合は、そのときは、フ
アームウエアは共通線54で信号が与えられる入
力端子を走査し、まず、どのインターフエースユ
ニツトがアテンシヨンフラグを所持しているかを
決定し、次に、どんなタイプの異常がそのフラグ
を立てたのかを決定する。これについては第3図
および第4図の説明が終つたところでもつとはつ
きりわかろう。
問題のCDUが指定されると、フアームウエア
は直ちにこのCPUに関する所定の処理を完遂す
る。その後フアームウエアは他のアテンシヨンフ
ラグがアクテイブであるか否かを調べ、アクテイ
ブならばそれを識別し、それらCPUに関する処
理を完遂する。全てのアテンシヨンフラグが確認
され、処理されてしまうと、フアームウエアは大
量の伝送要求に応えるという基本の仕事に戻る。
は直ちにこのCPUに関する所定の処理を完遂す
る。その後フアームウエアは他のアテンシヨンフ
ラグがアクテイブであるか否かを調べ、アクテイ
ブならばそれを識別し、それらCPUに関する処
理を完遂する。全てのアテンシヨンフラグが確認
され、処理されてしまうと、フアームウエアは大
量の伝送要求に応えるという基本の仕事に戻る。
第3図は本発明による実施例構造のアテンシヨ
ンロジツクの詳細なロジツク図で、インターフエ
ースユニツト6,12,18および24の各々に
含まれ得るロジツクシステムの一つの形態が示さ
れている。第3図はインターフエースユニツト6
についてのものであるが、インターフエースユニ
ツトはすべてほぼ同一であるのでこれで説明す
る。
ンロジツクの詳細なロジツク図で、インターフエ
ースユニツト6,12,18および24の各々に
含まれ得るロジツクシステムの一つの形態が示さ
れている。第3図はインターフエースユニツト6
についてのものであるが、インターフエースユニ
ツトはすべてほぼ同一であるのでこれで説明す
る。
インターフエース6はバツフア4を介して
CPU2とバルクメモリサブコントローラとの間
で相互接続される。
CPU2とバルクメモリサブコントローラとの間
で相互接続される。
インターフエースユニツト6のアテンシヨンロ
ジツクシステムへの入力信号はCPU2からマル
チ導体バスを介して受信される。
ジツクシステムへの入力信号はCPU2からマル
チ導体バスを介して受信される。
対応する入力信号は関連するCPUから他のイ
ンターフエースユニツトの入力に与えられる。
ンターフエースユニツトの入力に与えられる。
図示のインターフエースユニツト6には、
CPUからABORT信号を受信するように接続さ
れた第1の反転バツフア増幅器56(以下反転バ
ツフア増幅器を「インバータ」という)が設けら
れている。このインバータ56の出力は2入力
NANDゲート58の一方の入力端子に接続され
る。NANDゲート58の出力は、2入力NORゲ
ート60の一方の入力に接続される。第2のイン
バータ62はCPUからOPERATE信号を受信す
るように接続される。このインバータ62の出力
は2入力NANDゲート64の一方の入力端子に
接続される。これらNANDゲート58,64へ
のイネーブル信号は、これらゲートの各々の他方
の入力端子にCPUから与えられ、その信号は現
在のボードすなわち、ユニツトがアドレスされて
いることを示すADDRESS信号である。NAND
ゲート64の出力はNORゲート60の他方の入
力に接続される。ゲート60の出力はビジー
(BUSY)フリツプフロツプ66のセツト入力に
接続される。フリツプフロツプ66のリセツト入
力は、異常信号の原因が修復されたこと、すなわ
ち、所望の処理が完遂されたことを示すPORT
CLEAR信号を受信するように接続される。フリ
ツプフロツプ66の“Q”即ちセツト出力は
NANDゲート68の一方の入力に接続される。
フリツプフロツプ66のセツト出力はまた図示し
ない他の回路素子にも接続される。
CPUからABORT信号を受信するように接続さ
れた第1の反転バツフア増幅器56(以下反転バ
ツフア増幅器を「インバータ」という)が設けら
れている。このインバータ56の出力は2入力
NANDゲート58の一方の入力端子に接続され
る。NANDゲート58の出力は、2入力NORゲ
ート60の一方の入力に接続される。第2のイン
バータ62はCPUからOPERATE信号を受信す
るように接続される。このインバータ62の出力
は2入力NANDゲート64の一方の入力端子に
接続される。これらNANDゲート58,64へ
のイネーブル信号は、これらゲートの各々の他方
の入力端子にCPUから与えられ、その信号は現
在のボードすなわち、ユニツトがアドレスされて
いることを示すADDRESS信号である。NAND
ゲート64の出力はNORゲート60の他方の入
力に接続される。ゲート60の出力はビジー
(BUSY)フリツプフロツプ66のセツト入力に
接続される。フリツプフロツプ66のリセツト入
力は、異常信号の原因が修復されたこと、すなわ
ち、所望の処理が完遂されたことを示すPORT
CLEAR信号を受信するように接続される。フリ
ツプフロツプ66の“Q”即ちセツト出力は
NANDゲート68の一方の入力に接続される。
フリツプフロツプ66のセツト出力はまた図示し
ない他の回路素子にも接続される。
CPUとバルクメモリ間のデータ転送を行うに
際しては、図示しないが、インターフエースユニ
ツトの各々には先入先出(FIFO)メモリスタツ
クが設けられ、これらのメモリスタツクにはデー
タおよび/または指令が転送期間中一時的に記憶
される。FIFOがアドレスされていることを示す
信号は、本実施例ではOPERATEと呼称される。
この信号はNANDゲート70の一方の入力に与
えられる。FIFOが一杯で新しい入力を収納でき
ない場合は、本実施例で、FIFO−NOT
EMPTYと称する信号が作られ、NANDゲート
70の他方の入力端子に与えられると共にライン
ドライバ71の一方の入力端子にも与えられる。
際しては、図示しないが、インターフエースユニ
ツトの各々には先入先出(FIFO)メモリスタツ
クが設けられ、これらのメモリスタツクにはデー
タおよび/または指令が転送期間中一時的に記憶
される。FIFOがアドレスされていることを示す
信号は、本実施例ではOPERATEと呼称される。
この信号はNANDゲート70の一方の入力に与
えられる。FIFOが一杯で新しい入力を収納でき
ない場合は、本実施例で、FIFO−NOT
EMPTYと称する信号が作られ、NANDゲート
70の他方の入力端子に与えられると共にライン
ドライバ71の一方の入力端子にも与えられる。
ラインドライバ71の他方の入力端子は特定の
ユニツトがフアームウエアによりアドレスされる
とその都度ドライバ71をイネーブルにするよう
接続される。
ユニツトがフアームウエアによりアドレスされる
とその都度ドライバ71をイネーブルにするよう
接続される。
ゲート70の出力はNORゲート72の一方の
入力として与えられる。
入力として与えられる。
ゲート72の出力はNANDゲート68の他方
の入力として与えられる。
の入力として与えられる。
ゲート68の出力は第2図に示した第1のイン
ターフエースユニツト6のアテンシヨンユニツト
36の出力に対応する。
ターフエースユニツト6のアテンシヨンユニツト
36の出力に対応する。
NANDゲート68の出力に接続のリード線5
2は、第2図のリード線52に対応し、すべての
インターフエースユニツトのアテンシヨンユニツ
トの出力をフアームウエア32の単一の共通入力
端子に接続する。
2は、第2図のリード線52に対応し、すべての
インターフエースユニツトのアテンシヨンユニツ
トの出力をフアームウエア32の単一の共通入力
端子に接続する。
前述したように、CPUへの電源に故障があれ
ば、その電源故障を示す信号が発生される。本実
施例では、この信号は、VOLTAGE
MONITORと呼称され、インバータ74の入力
に与えられる。インバータ74の出力は第2のイ
ンバータ76の入力に接続される。そしてインバ
ータ76の出力は3入力NORゲート78の第1
の入力端子に接続される。
ば、その電源故障を示す信号が発生される。本実
施例では、この信号は、VOLTAGE
MONITORと呼称され、インバータ74の入力
に与えられる。インバータ74の出力は第2のイ
ンバータ76の入力に接続される。そしてインバ
ータ76の出力は3入力NORゲート78の第1
の入力端子に接続される。
NANDゲート58の出力もまたこのNORゲー
ト78の第2の入力端子への入力信号として与え
られる。CPUはまたSYSTEM CLEAR信号を発
生する。この信号はインバータ80に入力信号と
して与えられ、このインバータの出力は第2のイ
ンバータ82の入力に与えられる。
ト78の第2の入力端子への入力信号として与え
られる。CPUはまたSYSTEM CLEAR信号を発
生する。この信号はインバータ80に入力信号と
して与えられ、このインバータの出力は第2のイ
ンバータ82の入力に与えられる。
インバータ82の出力はNORゲート78の第
3の入力に接続される。
3の入力に接続される。
一対のNORゲート84と86はラツチを構成
するように相互接続される。NORゲート78の
出力はNORゲート84の一方の入力に接続され
る。ビジーフリツプフロツプ66の出力は
NORゲート86の一方の入力端子に接続される。
NORゲート86の出力端子はNORゲート84の
他方の入力端子に接続され、NORゲート84の
出力端子はNORゲート86の他方の入力端子に
接続される。NORゲート84の出力端子はまた、
NORゲート72の他方の入力端子に接続される。
NORゲート86の出力端子は、またステータス
ラツチ88の一方の入力に接続される。実際上は
ステータスラツチはより大きなストレージレジス
タの一部であつてもよい。インバータ80の出力
はステータスラツチ88の他方の入力に接続され
る。
するように相互接続される。NORゲート78の
出力はNORゲート84の一方の入力に接続され
る。ビジーフリツプフロツプ66の出力は
NORゲート86の一方の入力端子に接続される。
NORゲート86の出力端子はNORゲート84の
他方の入力端子に接続され、NORゲート84の
出力端子はNORゲート86の他方の入力端子に
接続される。NORゲート84の出力端子はまた、
NORゲート72の他方の入力端子に接続される。
NORゲート86の出力端子は、またステータス
ラツチ88の一方の入力に接続される。実際上は
ステータスラツチはより大きなストレージレジス
タの一部であつてもよい。インバータ80の出力
はステータスラツチ88の他方の入力に接続され
る。
NANDゲート68はアテンシヨンドライバと
呼ばれ、他のインターフエースユニツトの各々の
アテンシヨンドライバと共通にして、フアームウ
エア32の一部を構成するステータスレジスタつ
まりS−レジスタ90の入力に接続される。
FIFO−NOT−EMPTY信号もまたS−レジスタ
90の他方の入力端子に与えられる。S−レジス
タ90の出力はフアームウエアコントロールユニ
ツト92の一つの入力に与えられる。各インター
フエースユニツトのステータスラツチ88の出力
は、リード線54によりフアームウエアコントロ
ールユニツト92に共通に接続される。
呼ばれ、他のインターフエースユニツトの各々の
アテンシヨンドライバと共通にして、フアームウ
エア32の一部を構成するステータスレジスタつ
まりS−レジスタ90の入力に接続される。
FIFO−NOT−EMPTY信号もまたS−レジスタ
90の他方の入力端子に与えられる。S−レジス
タ90の出力はフアームウエアコントロールユニ
ツト92の一つの入力に与えられる。各インター
フエースユニツトのステータスラツチ88の出力
は、リード線54によりフアームウエアコントロ
ールユニツト92に共通に接続される。
第3図に示す如きシステムの動作を説明する。
インバータ62の入力に与えられる
OPERATE信号はCPUとバルクメモリ間のデー
タの転送のための特定の動作を示す一群の信号の
一つである。設計上この信号はインバータ56の
入力に与えられるABORT信号に対し、相互に排
他的である。特定のインターフエースユニツトが
アドレスされたということを表わす信号と共に
OPERATE信号は、NANDゲート64とNORゲ
ート60を介して、ビジーフリツプフロツプ66
のセツト入力端子に伝送される。かくして、アド
レス信号といずれかのOPERATE信号とが一致
するとフリツプフロツプ66をセツトし、インタ
ーフエースユニツトがビジー(busy)であるこ
とを示す。フリツプフロツプ66のQ出力はゲー
ト68をイネーブルにする。
OPERATE信号はCPUとバルクメモリ間のデー
タの転送のための特定の動作を示す一群の信号の
一つである。設計上この信号はインバータ56の
入力に与えられるABORT信号に対し、相互に排
他的である。特定のインターフエースユニツトが
アドレスされたということを表わす信号と共に
OPERATE信号は、NANDゲート64とNORゲ
ート60を介して、ビジーフリツプフロツプ66
のセツト入力端子に伝送される。かくして、アド
レス信号といずれかのOPERATE信号とが一致
するとフリツプフロツプ66をセツトし、インタ
ーフエースユニツトがビジー(busy)であるこ
とを示す。フリツプフロツプ66のQ出力はゲー
ト68をイネーブルにする。
ゲート68がイネーブルにされていて
OPERATE信号(これはFIFOをアドレスするの
に用いられる)がFIFOがエンプテイ(empty)
でないことを示す信号と一致した場合にゲート7
0は駆動され、NORゲート72に信号を送る。
これにより、アテンシヨンドライバ68は動作
し、フアームウエアに次のことを知らせる。すな
わち、指定されたインターフエースユニツトによ
つて定まる特定のチヤンネルと、これに関連する
CPUがフアームウエアとバルクメモリからの
“アテンシヨン”を必要としているということを
知らせる。
OPERATE信号(これはFIFOをアドレスするの
に用いられる)がFIFOがエンプテイ(empty)
でないことを示す信号と一致した場合にゲート7
0は駆動され、NORゲート72に信号を送る。
これにより、アテンシヨンドライバ68は動作
し、フアームウエアに次のことを知らせる。すな
わち、指定されたインターフエースユニツトによ
つて定まる特定のチヤンネルと、これに関連する
CPUがフアームウエアとバルクメモリからの
“アテンシヨン”を必要としているということを
知らせる。
本発明の上記実施例においては、ゲート68に
よるアテンシヨン信号出力はS−レジスタ90の
ビツト位置No.7にロードされる。同様にして、ラ
インドライバ71の出力はイネーブルされるとS
−レジスタ90のビツト位置No.6にロードされ
る。
よるアテンシヨン信号出力はS−レジスタ90の
ビツト位置No.7にロードされる。同様にして、ラ
インドライバ71の出力はイネーブルされるとS
−レジスタ90のビツト位置No.6にロードされ
る。
前述したように、フアームウエアは周期的にい
ずれかのインターフエースユニツトの出力にアテ
ンシヨン信号がないかとS−レジスタに問合せ
る。S−レジスタ90のビツト位置No.7にアテン
シヨン信号があることを知ると、フアームウエア
は次々にインターフエースユニツトをアドレス
し、どのインターフエースがアテンシヨンを要求
し、その要求しているアテンシヨンの内容は何か
を調べる。更に説明すると、今、インターフエー
スユニツト6がアドレスされると、ラインドライ
バ71は、イネーブルにされ、そのボードの
FIFOがエンプテイでないことを示す信号はビツ
ト位置No.6にロードされる。この信号は、フアー
ムウエアにより確認され、サブルーチンが開始さ
れて指示されたFIFOからデータは読み出され、
而して、ある他の格納レジスタに入れられて、
FIFOは部分的に空になる。これにより新しいデ
ータのそれへの入力が可能になる。アドレスされ
たインターフエースユニツトにおいてアテンシヨ
ンの要求のみがある場合はフアームウエアは
PORT CLEAR信号を出す。この信号は、ビジ
ーフリツプフロツプをリセツトし、これによりア
テンシヨン信号をラインドライバ68から消す。
フアームウエアは、すると、アテンシヨンルーチ
ンに転換する前に行つていたルーチンに戻る。
ずれかのインターフエースユニツトの出力にアテ
ンシヨン信号がないかとS−レジスタに問合せ
る。S−レジスタ90のビツト位置No.7にアテン
シヨン信号があることを知ると、フアームウエア
は次々にインターフエースユニツトをアドレス
し、どのインターフエースがアテンシヨンを要求
し、その要求しているアテンシヨンの内容は何か
を調べる。更に説明すると、今、インターフエー
スユニツト6がアドレスされると、ラインドライ
バ71は、イネーブルにされ、そのボードの
FIFOがエンプテイでないことを示す信号はビツ
ト位置No.6にロードされる。この信号は、フアー
ムウエアにより確認され、サブルーチンが開始さ
れて指示されたFIFOからデータは読み出され、
而して、ある他の格納レジスタに入れられて、
FIFOは部分的に空になる。これにより新しいデ
ータのそれへの入力が可能になる。アドレスされ
たインターフエースユニツトにおいてアテンシヨ
ンの要求のみがある場合はフアームウエアは
PORT CLEAR信号を出す。この信号は、ビジ
ーフリツプフロツプをリセツトし、これによりア
テンシヨン信号をラインドライバ68から消す。
フアームウエアは、すると、アテンシヨンルーチ
ンに転換する前に行つていたルーチンに戻る。
CPUはまたインターフエースユニツト6に
ABORT信号を送る。この信号はインバータ56
の入力に印加され、アドレス信号でゲートが開か
れていると、そのゲート58およびゲート60を
介して伝送され、ビジーフリツプフロツプ66を
セツトし、これによりドライバ68をイネーブル
にする。ゲート58の出力は、また、ゲート78
の第2の入力端子に与えられ、而してゲート78
はゲート86と84で構成されたラツチ回路をセ
ツトする。ゲート84のセツト出力はゲート72
を介してドライバ68の他方の入力に与えられ
る。この信号の組合せも、また、アテンシヨン信
号をS−レジスタ90のビツト位置No.7にセツト
する。
ABORT信号を送る。この信号はインバータ56
の入力に印加され、アドレス信号でゲートが開か
れていると、そのゲート58およびゲート60を
介して伝送され、ビジーフリツプフロツプ66を
セツトし、これによりドライバ68をイネーブル
にする。ゲート58の出力は、また、ゲート78
の第2の入力端子に与えられ、而してゲート78
はゲート86と84で構成されたラツチ回路をセ
ツトする。ゲート84のセツト出力はゲート72
を介してドライバ68の他方の入力に与えられ
る。この信号の組合せも、また、アテンシヨン信
号をS−レジスタ90のビツト位置No.7にセツト
する。
ゲート86の出力はステータスラツチ88の入
力に与えられ、本実施例においては、ビツト位置
No.7をセツトする。
力に与えられ、本実施例においては、ビツト位置
No.7をセツトする。
フアームウエア32がS−レジスタにアテンシ
ヨン信号のあるのを検出すると、再びインターフ
エースユニツトを順番にポーリングし特定の イ
ンターフエースユニツトがアテンシヨンのコール
を出しているのかを識別するためにステータスラ
ツチ88からの出力を“イネーブル”にし、アテ
ンシヨンのコールの内容を識別する。
ヨン信号のあるのを検出すると、再びインターフ
エースユニツトを順番にポーリングし特定の イ
ンターフエースユニツトがアテンシヨンのコール
を出しているのかを識別するためにステータスラ
ツチ88からの出力を“イネーブル”にし、アテ
ンシヨンのコールの内容を識別する。
フアームウエアがこのようにしてステータスラ
ツチ88のビツト位置No.7の識別信号を確認する
と、ポートクリアルーチン(PORT CLEAR
ROUTINE)が開始され、指定されたCPUとバ
ルクメモリ間の、所望のデータ転送が直ちに完遂
される。
ツチ88のビツト位置No.7の識別信号を確認する
と、ポートクリアルーチン(PORT CLEAR
ROUTINE)が開始され、指定されたCPUとバ
ルクメモリ間の、所望のデータ転送が直ちに完遂
される。
すると、フアームウエアはPORT CLEAR信
号を発生し、ビジーフリツプフロツプ66をリセ
ツトすべく与えられる。
号を発生し、ビジーフリツプフロツプ66をリセ
ツトすべく与えられる。
これにより、ラツチ回路86,84をリセツト
し、ドライバ68をデイスイーブルにする。
し、ドライバ68をデイスイーブルにする。
このCPUにより発生されるもう一つの信号は、
CDUの電源に異常が生じていることを示す電圧
モニタからのVOLTAGE MONITOR警報信号
である。
CDUの電源に異常が生じていることを示す電圧
モニタからのVOLTAGE MONITOR警報信号
である。
この信号はインバータ74の入力信号として与
えられ、次にインバータ76へ、続いてNORゲ
ート78の第1の入力に与えられる、NORゲー
ト78の信号によりラツチ回路84,86はセツ
トされる。インバータ62に与えられる
OPERATE信号は前述したように、出力ドライ
バ68をイネーブルにする。ラツチ回路84,8
6がセツトされるとVOLTAGE MONITOR信
号により、ドライバ68は前述の如く、アテンシ
ヨン信号を発生する。ラツチ回路素子86もま
た、ステータスラツチ88のビツト位置No.7にこ
の信号を記憶する。前述したように、フアームウ
エアははつきり進行中のデータ転送を止め、ポー
トクリアルーチンを開始する。
えられ、次にインバータ76へ、続いてNORゲ
ート78の第1の入力に与えられる、NORゲー
ト78の信号によりラツチ回路84,86はセツ
トされる。インバータ62に与えられる
OPERATE信号は前述したように、出力ドライ
バ68をイネーブルにする。ラツチ回路84,8
6がセツトされるとVOLTAGE MONITOR信
号により、ドライバ68は前述の如く、アテンシ
ヨン信号を発生する。ラツチ回路素子86もま
た、ステータスラツチ88のビツト位置No.7にこ
の信号を記憶する。前述したように、フアームウ
エアははつきり進行中のデータ転送を止め、ポー
トクリアルーチンを開始する。
このルーチンは、そのポートからの未処理のリ
クエストを全部クリアし、ポートをノツトビジー
にセツトする。CPUのソフトウエアはこれがい
つ起つたかを確認し、コンピユータの電源停止
を、シーケンスすべく処置をとる。
クエストを全部クリアし、ポートをノツトビジー
にセツトする。CPUのソフトウエアはこれがい
つ起つたかを確認し、コンピユータの電源停止
を、シーケンスすべく処置をとる。
CPUの電源が実際になくなる前の処理は、不
可欠である。
可欠である。
前述したようにVOLTAGE MONITOR信号
の発生からCPUの電源が全部なくなるまでの時
間は約1mSである。CPUとバルクメモリ間のデ
ータの実際の転送はこの時間のほんの一部の時間
になされる。従つてフアームウエアで、かかるア
テンシヨンの存否の検出のためのSレジスタのビ
ツト位置No.7を頻繁に走査することにより電源が
なくなることによりストアされたデータが誤つて
変更されてしまう前に必要な転送を完了するに十
分な時間が得られる。
の発生からCPUの電源が全部なくなるまでの時
間は約1mSである。CPUとバルクメモリ間のデ
ータの実際の転送はこの時間のほんの一部の時間
になされる。従つてフアームウエアで、かかるア
テンシヨンの存否の検出のためのSレジスタのビ
ツト位置No.7を頻繁に走査することにより電源が
なくなることによりストアされたデータが誤つて
変更されてしまう前に必要な転送を完了するに十
分な時間が得られる。
更に、CPUで作られるもう一つの信号は
SYSTEM CLEAR信号で、この信号はインバー
タ80に与えられ、インバータ80の出力はイン
バータ82を介してNORゲート78の第3の入
力に与えられる。
SYSTEM CLEAR信号で、この信号はインバー
タ80に与えられ、インバータ80の出力はイン
バータ82を介してNORゲート78の第3の入
力に与えられる。
前述したように、NORゲート78の入力端子
の1つに信号が与えられるとラツチ回路84,8
6はセツトされ、これによりNANDゲート68
の出力が、また、S−レジスタ90のビツト位置
No.7にアテンシヨン信号が確立される。ラツチ回
路84,86が、セツトされるとステータスラツ
チ88のビツト位置No.7に信号をセツトする。前
述の如く、フアームウエアは、S−レジスタにア
テンシヨン信号があるか否かをチエツクし次にア
テンシヨン信号の発生源を決めるためのチエツク
を行い、続いて、ポートクリアルーチンを行う。
の1つに信号が与えられるとラツチ回路84,8
6はセツトされ、これによりNANDゲート68
の出力が、また、S−レジスタ90のビツト位置
No.7にアテンシヨン信号が確立される。ラツチ回
路84,86が、セツトされるとステータスラツ
チ88のビツト位置No.7に信号をセツトする。前
述の如く、フアームウエアは、S−レジスタにア
テンシヨン信号があるか否かをチエツクし次にア
テンシヨン信号の発生源を決めるためのチエツク
を行い、続いて、ポートクリアルーチンを行う。
インバータ80の出力はまた、リード線94に
よりステータスラツチ88の別の入力に接続され
る。この接続は、別のルーチンで有用となるが、
本願発明の一部ではない。同様にして、ある条件
の下においては、ステータスラツチ88のビツト
位置5にある信号がセツトされることがあろう。
この信号もまた、フアームウエアによつて読み取
られ、本願発明の一部ではない別のルーチンを始
める。
よりステータスラツチ88の別の入力に接続され
る。この接続は、別のルーチンで有用となるが、
本願発明の一部ではない。同様にして、ある条件
の下においては、ステータスラツチ88のビツト
位置5にある信号がセツトされることがあろう。
この信号もまた、フアームウエアによつて読み取
られ、本願発明の一部ではない別のルーチンを始
める。
第4図は、第3図に示すロジツク図と本発明に
関するフアームウエアの動作を表わす流れ図であ
る。フアームウエアは最初のステツプでS−レジ
スタを読み、ビツト位置No.7、すなわち、アテン
シヨン信号がセツトされているか否かを決める。
アテンシヨン信号がセツトされていなければ、フ
アームウエアは、S−レジスタを読むために中止
した時行つていたルーチンに戻る。ビツト位置No.
7がセツトされていれば、そのときはフアームウ
エアはステータスラツチを読み、まずビツト位置
No.7またはNo.5がセツトされているかどうかを決
める。もし、いずれもセツトされていなければア
テンシヨン2というサブルーチンが始められる。
最初のインターフエースユニツト又はポートが調
べられOPERATE信号が1に等しいかどうかが
決められる。選択されたポートにおいて、
OPERATE信号が1に等しくない場合は、2番
目ならびにそれに続くポートにチエツクが行われ
る。OPERATE信号がセツトされていると、ア
テンシヨンフラグはFIFOが即時の(タイム−ク
リテイカル)処理を要求しているデータを含んで
いるということを表わす。従つて、フアームウエ
アによりFIFOは読まれ、データは直ちに処理さ
れる。
関するフアームウエアの動作を表わす流れ図であ
る。フアームウエアは最初のステツプでS−レジ
スタを読み、ビツト位置No.7、すなわち、アテン
シヨン信号がセツトされているか否かを決める。
アテンシヨン信号がセツトされていなければ、フ
アームウエアは、S−レジスタを読むために中止
した時行つていたルーチンに戻る。ビツト位置No.
7がセツトされていれば、そのときはフアームウ
エアはステータスラツチを読み、まずビツト位置
No.7またはNo.5がセツトされているかどうかを決
める。もし、いずれもセツトされていなければア
テンシヨン2というサブルーチンが始められる。
最初のインターフエースユニツト又はポートが調
べられOPERATE信号が1に等しいかどうかが
決められる。選択されたポートにおいて、
OPERATE信号が1に等しくない場合は、2番
目ならびにそれに続くポートにチエツクが行われ
る。OPERATE信号がセツトされていると、ア
テンシヨンフラグはFIFOが即時の(タイム−ク
リテイカル)処理を要求しているデータを含んで
いるということを表わす。従つて、フアームウエ
アによりFIFOは読まれ、データは直ちに処理さ
れる。
FIFOが最初に読まれた後、まだFIFOがデータ
を含んでいると、FIFOが空になるまでこの処理
手順は繰返し行われる。FIFOが空でないと決ま
ると、フアームウエアはPORT CLER信号を発
生し進行中のルーチンに戻る。
を含んでいると、FIFOが空になるまでこの処理
手順は繰返し行われる。FIFOが空でないと決ま
ると、フアームウエアはPORT CLER信号を発
生し進行中のルーチンに戻る。
ステータスラツチを読んでビツト位置No.7かNo.
5がセツトされていることがわかると、ステータ
スラツチを問合せ、どちらのビツト位置がセツト
されているのかを決定する。
5がセツトされていることがわかると、ステータ
スラツチを問合せ、どちらのビツト位置がセツト
されているのかを決定する。
ビツト位置No.5がセツトされていると、本発明
の一部でないサブルーチンが開始される。ステー
タスラツチのビツト位置No.7がセツトされていれ
ば、フアームウエアは現ポートで進行中のデータ
転送の終了を含むポートクリアルーチンを始め
る。すると、PORT CLEAR信号が発生されて
フアームウエアは大量転送のリクエストに応える
基本の仕事に戻る。
の一部でないサブルーチンが開始される。ステー
タスラツチのビツト位置No.7がセツトされていれ
ば、フアームウエアは現ポートで進行中のデータ
転送の終了を含むポートクリアルーチンを始め
る。すると、PORT CLEAR信号が発生されて
フアームウエアは大量転送のリクエストに応える
基本の仕事に戻る。
このように、本発明によればマルチプロセツサ
システムのいずれかのCPUにおける異常状態に
応答する改良された保護手段が実現でき、これに
よつてアテンシヨン信号を発生しているCPUと
バルクメモリ間のデータ転送が直ちになされる。
システムのいずれかのCPUにおける異常状態に
応答する改良された保護手段が実現でき、これに
よつてアテンシヨン信号を発生しているCPUと
バルクメモリ間のデータ転送が直ちになされる。
第1図は本発明によるマルチプロセツサシステ
ムの一実施例ブロツク図。第2図は本発明の構成
関係の一実施例のブロツク図。第3図は本発明に
よる一実施例のアテンシヨンロジツクの詳細なロ
ジツク図。第4図は本発明による、装置の動作を
理解するのに役立つフローチヤートである。 1〜4……CPU、4,10,16,22……
バツフア、6,12,18,24……インターフ
エース、28……バルクメモリコントローラ、3
0……バルクメモリサブコントローラ、32……
フアームウエア、34……電源、36,40,4
4,48……アテンシヨンユニツト、38,4
2,46,50……ステータスレジスタ、88…
…ステータスラツチ、90……ステータスレジス
タ、92……フアームウエアコントロールユニツ
ト。
ムの一実施例ブロツク図。第2図は本発明の構成
関係の一実施例のブロツク図。第3図は本発明に
よる一実施例のアテンシヨンロジツクの詳細なロ
ジツク図。第4図は本発明による、装置の動作を
理解するのに役立つフローチヤートである。 1〜4……CPU、4,10,16,22……
バツフア、6,12,18,24……インターフ
エース、28……バルクメモリコントローラ、3
0……バルクメモリサブコントローラ、32……
フアームウエア、34……電源、36,40,4
4,48……アテンシヨンユニツト、38,4
2,46,50……ステータスレジスタ、88…
…ステータスラツチ、90……ステータスレジス
タ、92……フアームウエアコントロールユニツ
ト。
Claims (1)
- 【特許請求の範囲】 1 複数のプロセツサユニツトは共通の大容量記
憶装置と協働し、かつ、複数のポートインターフ
エースコントロールユニツトを介して前記記憶装
置とプロセツサユニツト間での処理を制御するマ
ルチポートメモリ制御ユニツトを有するマルチプ
ロセツサシステムにおいて、 所定の状態を表わす信号をプロセツサユニツト
から送出するようにし、 前記所定の状態の存在を表わす第1の信号を導
出し、 前記所定の状態の識別を表わす第2の信号を導
出し、 前記第1の信号の存在を検出するため遂行中の
ルーチンを中断するよう高い繰返し頻度で前記イ
ンターフエースコントロールユニツトを動作さ
せ、 前記第1の信号を検出すると、更に前記第2の
信号を検出するため前記メモリ制御ユニツトを動
作され、この第2の信号に応答して、プロセツサ
ユニツトに関するデータを保護するルーチンを開
始し、 その後他のプロセツサのリクエストの遂行中の
処理を再開し、以つて、1または2以上のプロセ
ツサユニツトに前記所定の状態が生じた場合、デ
ータが失われないように保護するマルチプロセツ
サシステムの異常時におけるデータの保護方法。 2 所定の状態は関連のメモリスタツクユニツト
に空きがない(NOT−EMPTY)という状態で
あること、および保護ルーチンは、前記ユニツト
に空きができるまでこのメモリスタツクユニツト
から、データを読み出すようにしてなる第1項に
記載のマルチプロセツサシステムの異常時におけ
るデータの保護方法。 3 所定の状態はプロセツサユニツトにおける電
源故障であることおよび保護ルーチンは電源が完
全にだめになる前に、プロセツサユニツトに関す
るデータの所定の転送を終了するよう直ちに行わ
れるようにしてなる第2項に記載のマルチプロセ
ツサシステムの異常時におけるデータの保護方
法。 4 第2の信号は各プロセツサユニツトに固有の
もので、この第2の信号を検出するためのコント
ロールユニツトの動作には、ポートインターフエ
ースコントロールユニツトに第2の信号が存在す
るかを調べるため、各インターフエースコントロ
ールユニツトをポーリングするステツプと、イン
ターフエースコントロールユニツトに第2の信号
が存在することを検出したとき、保護ルーチンを
開始するステツプとが含まれるようにしてなる第
1項に記載のマルチプロセツサシステムの異常時
におけるデータの保護方法。 5 複数のプロセツサユニツトは共通の大容量記
憶装置と協働し、かつ、前記記憶装置とプロセツ
サユニツト間での処理を制御するマルチポートメ
モリ制御ユニツトを有するマルチプロセツサシス
テムにおいて、 1または2以上のプロセツサユニツトに所定の
状態が生じたときデータが失われないように保護
する装置は、 プロセツサユニツトにおける所定の状態を表わ
す出力信号を発生するよう動作するプロセツサユ
ニツトと、 この出力信号に応答して所定の状態の存在を表
わす第1の信号と所定の状態の識別を表わす第2
の信号とを出力する手段を含み、前記マルチポー
トメモリ制御ユニツトと各プロセツサユニツトと
の間にそれぞれ動作的に接続されてなるポートイ
ンターフエースユニツトと、 前記ポートインターフエースユニツト全部から
の前記第1の信号を共通入力端子に受け、この第
1の信号の存在を検出するため、高い繰返し頻度
で前記共通入力端子を問合せするようにプログラ
ムされており、更に、前記所定の状態を識別すべ
く前記第2の信号を問合せるため第1の信号の存
在に応答する手段と、 プロセツサユニツトに関するデータを保護すべ
く前記記憶装置と関連して、このプロセツサユニ
ツトの動作を前記第2の信号に応答して制御する
手段とを含む前記マルチポートメモリ制御ユニツ
トとからなることを特徴とするマルチプロセツサ
システムの異常時におけるデータの保護装置。 6 第2の信号により表わされる所定の状態は関
連のメモリスタツクユニツトに空きがない
(NOT−EMPTY)という状態であることおよび
メモリ制御ユニツトは前記メモリスタツクユニツ
トに空きができるまで、このメモリスタツクユニ
ツトからデータを読み出すように動作する第5項
に記載のマルチプロセツサシステムの異常時にお
けるデータの保護装置。 7 所定の状態は、プロセツサユニツトにおける
電源故障であることおよびメモリ制御ユニツト
は、電源が完全にだめになる前に、プロセツサユ
ニツトに関するデータの所定の転送を直ちに完了
するよう動作する第5項に記載のマルチプロセツ
サシステムの異常時におけるデータの保護装置。 8 ポートインターフエースユニツトは、プロセ
ツサユニツトからの第1または第2の信号に交番
に応答する第1のゲート手段と、 この第1のゲート手段からの出力信号により、
セツトされるように接続されたフリツプフロツプ
と、 前記プロセツサユニツトからの第1、第3また
は第4の入力信号のいずれかに応答する第2のゲ
ート手段と、 この第2のゲート手段からの出力信号により、
セツトされるように接続された第1のラツチ手段
と、 前記プロセツサユニツトからの第5および第6
の入力信号の合致に基づき出力信号を発生するよ
うに接続された第3のゲート手段と、 前記第3のゲート手段からの出力信号または前
記第1のラツチ手段からの第1の出力信号に応答
するように接続された第4のゲート手段と、 前記第4のゲート手段からの出力信号と、前記
フリツプフロツプからのセツト出力信号との合致
に基づきアテンシヨン出力信号を発生するように
接続された第5のゲート手段と、 アテンシヨン識別信号を記憶するため前記第1
のラツチ手段の第2の出力に接続し、識別出力信
号を出力するよう選沢的にイネーブルにされる第
2のラツチ手段とを含む第5項、第6項、または
第7項に記載のマルチプロセツサシステムの異常
時におけるデータの保護装置。 9 ポートインターフエースユニツトはプロセツ
サユニツトからの第6の入力信号に応答するよう
に接続され、 第2の識別出力信号を出力するように選沢的に
イネーブルにされる第6のゲート手段を含む第8
項に記載のマルチプロセツサシステムの異常時に
おけるデータの保護装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/089,493 US4320450A (en) | 1979-10-30 | 1979-10-30 | Protection apparatus for multiple processor systems |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5672746A JPS5672746A (en) | 1981-06-17 |
JPS634209B2 true JPS634209B2 (ja) | 1988-01-28 |
Family
ID=22217945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15132280A Granted JPS5672746A (en) | 1979-10-30 | 1980-10-28 | Method and device for protecting data in malfunction of multiprocessor |
Country Status (6)
Country | Link |
---|---|
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JP (1) | JPS5672746A (ja) |
CA (1) | CA1143849A (ja) |
DE (1) | DE3040429A1 (ja) |
FR (1) | FR2468943A1 (ja) |
GB (1) | GB2062314B (ja) |
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---|---|---|---|---|
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JPS6053949A (ja) * | 1983-09-05 | 1985-03-28 | Fuji Photo Film Co Ltd | 写真印画紙の製法 |
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US4956771A (en) * | 1988-05-24 | 1990-09-11 | Prime Computer, Inc. | Method for inter-processor data transfer |
US5018148A (en) * | 1989-03-01 | 1991-05-21 | Ncr Corporation | Method and apparatus for power failure protection |
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US7228460B2 (en) | 2004-01-23 | 2007-06-05 | Hewlett-Packard Development Company, L.P. | Multi-state status reporting for high-availability cluster nodes |
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- 1980-10-27 FR FR8022955A patent/FR2468943A1/fr active Granted
- 1980-10-28 JP JP15132280A patent/JPS5672746A/ja active Granted
- 1980-10-30 GB GB8034967A patent/GB2062314B/en not_active Expired
Also Published As
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