JPS634209B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は計算機に関するもので、更に詳しくは
マルチプロセツサシステムの異常時のデータの保
護方法ならびにその装置に関する。

計算機を基軸とした制御装置においては、複数
の中央演算装置（以下中央演算装置を「CPU」
という）は共通の大容量記憶装置（以下大容量記
憶装置を「バルクメモリ」という）と協働して動
作する。

かかる装置においては、いくつかのCPUが共
通のバルクメモリをアクセスするのを制御する、
インターフエース制御装置が必ずある。また、正
規のプライオリテイルーチンの下で、バルクメモ
リとCPU間のデータの転送を制御するのは、か
かるインターフエース制御装置の正規の機能であ
る。

しかしながら、CPUの１つまたは２つ以上に
異常状態が生じた場合には、かかる異常を回避す
る保護手段がないと重要なデータが失なわれた
り、あるいは誤まつたデータが転送されてしま
う。例えば、CPUの１つで電源が切れた場合、
１ミリ秒のタイムフレームがあり、この時間内に
このCPUに係わるすべての処理はこのCPUに係
る正しいデータを保存すべくなされなければなら
ない。

従つて、本発明の目的は、マルチプロセツサシ
ステムのいづれのCPUの異常状態にも応答する
保護方法および保護装置を提供することにある。

本発明の他の目的は、保護手段の動作の開始を
制御する制御装置を提供することにある。

これらおよびその他の目的を達成するために、
本発明においては、マルチプロセツサシステムの
各CPUに関連してインターフエース構造（以下
「インターフエース」という）が設けられている。
このインターフエースはフアームウエアエンジン
（以下「フアームウエア」という）と協働し、こ
のフアームウエアはマルチプロセツサシステムの
共通バルクメモリと各CPU間のデータの転送を
制御するインターフエース制御装置の一部をな
す。個々のCPUで発生される異常状態を表わす
信号はインターフエースに入力信号として与えら
れる。すると、インターフエースは、これらの信
号をアテンシヨンフラグ信号と故障個所又は故障
内容を表わす信号とに変換する。このフアームウ
エアはこれらの信号に応答し、CPUに係わるデ
ータを保護するための必要な手段をとる。

以下、図面を用いて本発明を説明する。

第１図は本発明の一実施例であるマルチプロセ
ツサシステムのブロツク図で、図には、複数のす
なわち、４個のCPUが共通のバルクメモリを分
かちて利用するように接続された計算機システム
が示されている。

第１のCPU２は、バツフア４を介して第１の、
インターフエースユニツト６に接続され、第２の
CPU８はバツフア１０を介して第２のインター
フエースユニツト１２に接続され、第３のCPU
１４はバツフア１６を介して第３のインターフエ
ースユニツト１８に接続されている。同様にし
て、第４のCPU２０はバツフア２２を介して対
応するインターフエースユニツト２４に接続され
ている。本発明の一実施例においては、各バツフ
ア４，１０，１６および２２は対応するCPUと
密接に関連する。

また、上記の実施例においては各インターフエ
ースユニツト６，１２，１８および２４はバルク
メモリコントローラキヤビネツト２６内に設けら
れている。

また、キヤビネツト２６内には、バルクメモリ
サブコントローラ３０とフアームウエア３２とを
含むバルクメモリコントローラ２８が含まれてい
る。共通電源ユニツト３４もまたキヤビネツト２
６内に設けられ、各インターフエースユニツト
６，１２，１８および２４ならびにバルクメモリ
コントローラシステムに給電する。これらインタ
ーフエースユニツト６，１２，１８および２４は
フアームウエア３２ならびに、バルクメモリサブ
コントローラ３０と同様カスケードリボン相互接
続ケーブルで相互接続されている。

バツフア４，１０，１６および２２は各々複数
のラインドライバとレシーバを有し、対応する
CPUとこれに関連するインターフエースユニツ
ト間の負荷緩衡手段となる。インターフエースユ
ニツト６，１２，１８および２４については後ほ
ど詳しく説明する。バルクメモリコントローラ２
８のフアームウエア３２は内部メモリに格納され
た所定の動作手順命令を有するマイクロプロセツ
サで構成される。このフアームウエアの動作につ
いてもまた後ほど詳細に述べる。バルクメモリサ
ブコントローラ３０は、CPU２，８，１４およ
び２０と図示しないバルクメモリ間の情報の実際
の授受を制御する。バルクメモリサブコントロー
ラ３０の動作もまたフアームウエア３２により指
令される。

各インターフエースユニツト６，１２，１８お
よび２４には関連するCPUからの出力信号すな
わち、このCPUにおける所定の状態を表わすあ
る出力信号に応答するアテンシヨンロジツク部が
ある。アテンシヨンロジツク部は第２図にブロツ
クで示す。第２図は本発明の実施例である構成関
係図で、複数のインターフエースユニツトとフア
ームウエアの相互接続を示したものである。第２
図に示すように第１のインターフエースユニツト
６は、アテンシヨンユニツト３６を含み、このア
テンシヨンユニツトは関連するCPUが前述の所
定の状態の１つにあるときは常にある出力信号を
出力する。第１のインターフエースユニツト６の
ステータスレジスタ３８は、前述した所定の状態
のうちの特定の状態を表わすデータを含むように
設けられている。

第２のインターフエースユニツト１２も同様な
アテンシヨンユニツト４０とステータスレジスタ
４２とを有する。

第３のインターフエースユニツト１８もまた、
アテンシヨンユニツト４４とステータスレジスタ
４６とを有する。同様にして第４のインターフエ
ースユニツト２４もまたアテンシヨンユニツト４
８とステータスレジスタ５０とを有する。

インターフエースユニツト１２，１８および２
４のそれぞれにおけるアテンシヨンユニツトは、
第１のインターフエースユニツトのアテンシヨン
ユニツト３６の機能と機能上対応する。

同様にインターフエースユニツト１２，１８お
よび２４のそれぞれにあるステータスレジスタは
第１のインターフエースユニツト６のレジスタ３
８の機能と機能上対応する。

各インターフエースユニツトの第１のレジスタ
の意味ある位置（significant position）はフア
ームウエアのひとつの入力に共通接続され、第２
のレジスタの意味あるビツト位置（significant
bit position）も同様にしてフアームウエア３２
の対応するユニツトに接続される。第２図では、
この後者の接続は共通の信号線５４で示されてい
る。

このシステムの動作について述べると、フアー
ムウエア３２は、内部指令の制御の下で幾つかの
CPUと共通バルクメモリ間のデータ転送を制御
する。フアームウエア３２の上記指令の一部とし
て、共通線５２はレジスタ３６，４０，４４およ
び４８のいずれかの意味あるビツト位置にアテン
シヨン信号が存在するか否かを決定するため周期
的に調べられる。

そのときの状況により共通線５２を周期的に調
べる頻度は500nsecに１回以内の割合である。イ
ンターフエースユニツト６，１２，１８および２
４のいずれにもアテンシヨン信号がない場合は、
フアームウエアは決められた優先順位に従つて、
CPUへおよびCPUからのデータの転送を制御す
る通常の動作に戻る。

他方、アテンシヨン信号がインターフエースユ
ニツトの一つに存在する場合は、そのときは、フ
アームウエアは共通線５４で信号が与えられる入
力端子を走査し、まず、どのインターフエースユ
ニツトがアテンシヨンフラグを所持しているかを
決定し、次に、どんなタイプの異常がそのフラグ
を立てたのかを決定する。これについては第３図
および第４図の説明が終つたところでもつとはつ
きりわかろう。

問題のCDUが指定されると、フアームウエア
は直ちにこのCPUに関する所定の処理を完遂す
る。その後フアームウエアは他のアテンシヨンフ
ラグがアクテイブであるか否かを調べ、アクテイ
ブならばそれを識別し、それらCPUに関する処
理を完遂する。全てのアテンシヨンフラグが確認
され、処理されてしまうと、フアームウエアは大
量の伝送要求に応えるという基本の仕事に戻る。

第３図は本発明による実施例構造のアテンシヨ
ンロジツクの詳細なロジツク図で、インターフエ
ースユニツト６，１２，１８および２４の各々に
含まれ得るロジツクシステムの一つの形態が示さ
れている。第３図はインターフエースユニツト６
についてのものであるが、インターフエースユニ
ツトはすべてほぼ同一であるのでこれで説明す
る。

インターフエース６はバツフア４を介して
CPU２とバルクメモリサブコントローラとの間
で相互接続される。

インターフエースユニツト６のアテンシヨンロ
ジツクシステムへの入力信号はCPU２からマル
チ導体バスを介して受信される。

対応する入力信号は関連するCPUから他のイ
ンターフエースユニツトの入力に与えられる。

図示のインターフエースユニツト６には、
CPUからABORT信号を受信するように接続さ
れた第１の反転バツフア増幅器５６（以下反転バ
ツフア増幅器を「インバータ」という）が設けら
れている。このインバータ５６の出力は２入力
NANDゲート５８の一方の入力端子に接続され
る。NANDゲート５８の出力は、２入力NORゲ
ート６０の一方の入力に接続される。第２のイン
バータ６２はCPUからOPERATE信号を受信す
るように接続される。このインバータ６２の出力
は２入力NANDゲート６４の一方の入力端子に
接続される。これらNANDゲート５８，６４へ
のイネーブル信号は、これらゲートの各々の他方
の入力端子にCPUから与えられ、その信号は現
在のボードすなわち、ユニツトがアドレスされて
いることを示すADDRESS信号である。NAND
ゲート６４の出力はNORゲート６０の他方の入
力に接続される。ゲート６０の出力はビジー
（BUSY）フリツプフロツプ６６のセツト入力に
接続される。フリツプフロツプ６６のリセツト入
力は、異常信号の原因が修復されたこと、すなわ
ち、所望の処理が完遂されたことを示すPORT
CLEAR信号を受信するように接続される。フリ
ツプフロツプ６６の“Ｑ”即ちセツト出力は
NANDゲート６８の一方の入力に接続される。
フリツプフロツプ６６のセツト出力はまた図示し
ない他の回路素子にも接続される。

CPUとバルクメモリ間のデータ転送を行うに
際しては、図示しないが、インターフエースユニ
ツトの各々には先入先出（FIFO）メモリスタツ
クが設けられ、これらのメモリスタツクにはデー
タおよび／または指令が転送期間中一時的に記憶
される。FIFOがアドレスされていることを示す
信号は、本実施例ではOPERATEと呼称される。
この信号はNANDゲート７０の一方の入力に与
えられる。FIFOが一杯で新しい入力を収納でき
ない場合は、本実施例で、FIFO−NOT
EMPTYと称する信号が作られ、NANDゲート
７０の他方の入力端子に与えられると共にライン
ドライバ７１の一方の入力端子にも与えられる。

ラインドライバ７１の他方の入力端子は特定の
ユニツトがフアームウエアによりアドレスされる
とその都度ドライバ７１をイネーブルにするよう
接続される。

ゲート７０の出力はNORゲート７２の一方の
入力として与えられる。

ゲート７２の出力はNANDゲート６８の他方
の入力として与えられる。

ゲート６８の出力は第２図に示した第１のイン
ターフエースユニツト６のアテンシヨンユニツト
３６の出力に対応する。

NANDゲート６８の出力に接続のリード線５
２は、第２図のリード線５２に対応し、すべての
インターフエースユニツトのアテンシヨンユニツ
トの出力をフアームウエア３２の単一の共通入力
端子に接続する。

前述したように、CPUへの電源に故障があれ
ば、その電源故障を示す信号が発生される。本実
施例では、この信号は、VOLTAGE
MONITORと呼称され、インバータ７４の入力
に与えられる。インバータ７４の出力は第２のイ
ンバータ７６の入力に接続される。そしてインバ
ータ７６の出力は３入力NORゲート７８の第１
の入力端子に接続される。

NANDゲート５８の出力もまたこのNORゲー
ト７８の第２の入力端子への入力信号として与え
られる。CPUはまたSYSTEM CLEAR信号を発
生する。この信号はインバータ８０に入力信号と
して与えられ、このインバータの出力は第２のイ
ンバータ８２の入力に与えられる。

インバータ８２の出力はNORゲート７８の第
３の入力に接続される。

一対のNORゲート８４と８６はラツチを構成
するように相互接続される。NORゲート７８の
出力はNORゲート８４の一方の入力に接続され
る。ビジーフリツプフロツプ６６の出力は
NORゲート８６の一方の入力端子に接続される。
NORゲート８６の出力端子はNORゲート８４の
他方の入力端子に接続され、NORゲート８４の
出力端子はNORゲート８６の他方の入力端子に
接続される。NORゲート８４の出力端子はまた、
NORゲート７２の他方の入力端子に接続される。
NORゲート８６の出力端子は、またステータス
ラツチ８８の一方の入力に接続される。実際上は
ステータスラツチはより大きなストレージレジス
タの一部であつてもよい。インバータ８０の出力
はステータスラツチ８８の他方の入力に接続され
る。

NANDゲート６８はアテンシヨンドライバと
呼ばれ、他のインターフエースユニツトの各々の
アテンシヨンドライバと共通にして、フアームウ
エア３２の一部を構成するステータスレジスタつ
まりＳ−レジスタ９０の入力に接続される。
FIFO−NOT−EMPTY信号もまたＳ−レジスタ
９０の他方の入力端子に与えられる。Ｓ−レジス
タ９０の出力はフアームウエアコントロールユニ
ツト９２の一つの入力に与えられる。各インター
フエースユニツトのステータスラツチ８８の出力
は、リード線５４によりフアームウエアコントロ
ールユニツト９２に共通に接続される。

第３図に示す如きシステムの動作を説明する。

インバータ６２の入力に与えられる
OPERATE信号はCPUとバルクメモリ間のデー
タの転送のための特定の動作を示す一群の信号の
一つである。設計上この信号はインバータ５６の
入力に与えられるABORT信号に対し、相互に排
他的である。特定のインターフエースユニツトが
アドレスされたということを表わす信号と共に
OPERATE信号は、NANDゲート６４とNORゲ
ート６０を介して、ビジーフリツプフロツプ６６
のセツト入力端子に伝送される。かくして、アド
レス信号といずれかのOPERATE信号とが一致
するとフリツプフロツプ６６をセツトし、インタ
ーフエースユニツトがビジー（busy）であるこ
とを示す。フリツプフロツプ６６のＱ出力はゲー
ト６８をイネーブルにする。

ゲート６８がイネーブルにされていて
OPERATE信号（これはFIFOをアドレスするの
に用いられる）がFIFOがエンプテイ（empty）
でないことを示す信号と一致した場合にゲート７
０は駆動され、NORゲート７２に信号を送る。
これにより、アテンシヨンドライバ６８は動作
し、フアームウエアに次のことを知らせる。すな
わち、指定されたインターフエースユニツトによ
つて定まる特定のチヤンネルと、これに関連する
CPUがフアームウエアとバルクメモリからの
“アテンシヨン”を必要としているということを
知らせる。

本発明の上記実施例においては、ゲート６８に
よるアテンシヨン信号出力はＳ−レジスタ９０の
ビツト位置No.７にロードされる。同様にして、ラ
インドライバ７１の出力はイネーブルされるとＳ
−レジスタ９０のビツト位置No.６にロードされ
る。

前述したように、フアームウエアは周期的にい
ずれかのインターフエースユニツトの出力にアテ
ンシヨン信号がないかとＳ−レジスタに問合せ
る。Ｓ−レジスタ９０のビツト位置No.７にアテン
シヨン信号があることを知ると、フアームウエア
は次々にインターフエースユニツトをアドレス
し、どのインターフエースがアテンシヨンを要求
し、その要求しているアテンシヨンの内容は何か
を調べる。更に説明すると、今、インターフエー
スユニツト６がアドレスされると、ラインドライ
バ７１は、イネーブルにされ、そのボードの
FIFOがエンプテイでないことを示す信号はビツ
ト位置No.６にロードされる。この信号は、フアー
ムウエアにより確認され、サブルーチンが開始さ
れて指示されたFIFOからデータは読み出され、
而して、ある他の格納レジスタに入れられて、
FIFOは部分的に空になる。これにより新しいデ
ータのそれへの入力が可能になる。アドレスされ
たインターフエースユニツトにおいてアテンシヨ
ンの要求のみがある場合はフアームウエアは
PORT CLEAR信号を出す。この信号は、ビジ
ーフリツプフロツプをリセツトし、これによりア
テンシヨン信号をラインドライバ６８から消す。
フアームウエアは、すると、アテンシヨンルーチ
ンに転換する前に行つていたルーチンに戻る。

CPUはまたインターフエースユニツト６に
ABORT信号を送る。この信号はインバータ５６
の入力に印加され、アドレス信号でゲートが開か
れていると、そのゲート５８およびゲート６０を
介して伝送され、ビジーフリツプフロツプ６６を
セツトし、これによりドライバ６８をイネーブル
にする。ゲート５８の出力は、また、ゲート７８
の第２の入力端子に与えられ、而してゲート７８
はゲート８６と８４で構成されたラツチ回路をセ
ツトする。ゲート８４のセツト出力はゲート７２
を介してドライバ６８の他方の入力に与えられ
る。この信号の組合せも、また、アテンシヨン信
号をＳ−レジスタ９０のビツト位置No.７にセツト
する。

ゲート８６の出力はステータスラツチ８８の入
力に与えられ、本実施例においては、ビツト位置
No.７をセツトする。

フアームウエア３２がＳ−レジスタにアテンシ
ヨン信号のあるのを検出すると、再びインターフ
エースユニツトを順番にポーリングし特定の イ
ンターフエースユニツトがアテンシヨンのコール
を出しているのかを識別するためにステータスラ
ツチ８８からの出力を“イネーブル”にし、アテ
ンシヨンのコールの内容を識別する。

フアームウエアがこのようにしてステータスラ
ツチ８８のビツト位置No.７の識別信号を確認する
と、ポートクリアルーチン（PORT CLEAR
ROUTINE）が開始され、指定されたCPUとバ
ルクメモリ間の、所望のデータ転送が直ちに完遂
される。

すると、フアームウエアはPORT CLEAR信
号を発生し、ビジーフリツプフロツプ６６をリセ
ツトすべく与えられる。

これにより、ラツチ回路８６，８４をリセツト
し、ドライバ６８をデイスイーブルにする。

このCPUにより発生されるもう一つの信号は、
CDUの電源に異常が生じていることを示す電圧
モニタからのVOLTAGE MONITOR警報信号
である。

この信号はインバータ７４の入力信号として与
えられ、次にインバータ７６へ、続いてNORゲ
ート７８の第１の入力に与えられる、NORゲー
ト７８の信号によりラツチ回路８４，８６はセツ
トされる。インバータ６２に与えられる
OPERATE信号は前述したように、出力ドライ
バ６８をイネーブルにする。ラツチ回路８４，８
６がセツトされるとVOLTAGE MONITOR信
号により、ドライバ６８は前述の如く、アテンシ
ヨン信号を発生する。ラツチ回路素子８６もま
た、ステータスラツチ８８のビツト位置No.７にこ
の信号を記憶する。前述したように、フアームウ
エアははつきり進行中のデータ転送を止め、ポー
トクリアルーチンを開始する。

このルーチンは、そのポートからの未処理のリ
クエストを全部クリアし、ポートをノツトビジー
にセツトする。CPUのソフトウエアはこれがい
つ起つたかを確認し、コンピユータの電源停止
を、シーケンスすべく処置をとる。

CPUの電源が実際になくなる前の処理は、不
可欠である。

前述したようにVOLTAGE MONITOR信号
の発生からCPUの電源が全部なくなるまでの時
間は約1mSである。CPUとバルクメモリ間のデ
ータの実際の転送はこの時間のほんの一部の時間
になされる。従つてフアームウエアで、かかるア
テンシヨンの存否の検出のためのＳレジスタのビ
ツト位置No.７を頻繁に走査することにより電源が
なくなることによりストアされたデータが誤つて
変更されてしまう前に必要な転送を完了するに十
分な時間が得られる。

更に、CPUで作られるもう一つの信号は
SYSTEM CLEAR信号で、この信号はインバー
タ８０に与えられ、インバータ８０の出力はイン
バータ８２を介してNORゲート７８の第３の入
力に与えられる。

前述したように、NORゲート７８の入力端子
の１つに信号が与えられるとラツチ回路８４，８
６はセツトされ、これによりNANDゲート６８
の出力が、また、Ｓ−レジスタ９０のビツト位置
No.７にアテンシヨン信号が確立される。ラツチ回
路８４，８６が、セツトされるとステータスラツ
チ８８のビツト位置No.７に信号をセツトする。前
述の如く、フアームウエアは、Ｓ−レジスタにア
テンシヨン信号があるか否かをチエツクし次にア
テンシヨン信号の発生源を決めるためのチエツク
を行い、続いて、ポートクリアルーチンを行う。

インバータ８０の出力はまた、リード線９４に
よりステータスラツチ８８の別の入力に接続され
る。この接続は、別のルーチンで有用となるが、
本願発明の一部ではない。同様にして、ある条件
の下においては、ステータスラツチ８８のビツト
位置５にある信号がセツトされることがあろう。
この信号もまた、フアームウエアによつて読み取
られ、本願発明の一部ではない別のルーチンを始
める。

第４図は、第３図に示すロジツク図と本発明に
関するフアームウエアの動作を表わす流れ図であ
る。フアームウエアは最初のステツプでＳ−レジ
スタを読み、ビツト位置No.７、すなわち、アテン
シヨン信号がセツトされているか否かを決める。
アテンシヨン信号がセツトされていなければ、フ
アームウエアは、Ｓ−レジスタを読むために中止
した時行つていたルーチンに戻る。ビツト位置No.
７がセツトされていれば、そのときはフアームウ
エアはステータスラツチを読み、まずビツト位置
No.７またはNo.５がセツトされているかどうかを決
める。もし、いずれもセツトされていなければア
テンシヨン２というサブルーチンが始められる。
最初のインターフエースユニツト又はポートが調
べられOPERATE信号が１に等しいかどうかが
決められる。選択されたポートにおいて、
OPERATE信号が１に等しくない場合は、２番
目ならびにそれに続くポートにチエツクが行われ
る。OPERATE信号がセツトされていると、ア
テンシヨンフラグはFIFOが即時の（タイム−ク
リテイカル）処理を要求しているデータを含んで
いるということを表わす。従つて、フアームウエ
アによりFIFOは読まれ、データは直ちに処理さ
れる。

FIFOが最初に読まれた後、まだFIFOがデータ
を含んでいると、FIFOが空になるまでこの処理
手順は繰返し行われる。FIFOが空でないと決ま
ると、フアームウエアはPORT CLER信号を発
生し進行中のルーチンに戻る。

ステータスラツチを読んでビツト位置No.７かNo.
５がセツトされていることがわかると、ステータ
スラツチを問合せ、どちらのビツト位置がセツト
されているのかを決定する。

ビツト位置No.５がセツトされていると、本発明
の一部でないサブルーチンが開始される。ステー
タスラツチのビツト位置No.７がセツトされていれ
ば、フアームウエアは現ポートで進行中のデータ
転送の終了を含むポートクリアルーチンを始め
る。すると、PORT CLEAR信号が発生されて
フアームウエアは大量転送のリクエストに応える
基本の仕事に戻る。

このように、本発明によればマルチプロセツサ
システムのいずれかのCPUにおける異常状態に
応答する改良された保護手段が実現でき、これに
よつてアテンシヨン信号を発生しているCPUと
バルクメモリ間のデータ転送が直ちになされる。

【図面の簡単な説明】

第１図は本発明によるマルチプロセツサシステ
ムの一実施例ブロツク図。第２図は本発明の構成
関係の一実施例のブロツク図。第３図は本発明に
よる一実施例のアテンシヨンロジツクの詳細なロ
ジツク図。第４図は本発明による、装置の動作を
理解するのに役立つフローチヤートである。 １〜４……CPU、４，１０，１６，２２……
バツフア、６，１２，１８，２４……インターフ
エース、２８……バルクメモリコントローラ、３
０……バルクメモリサブコントローラ、３２……
フアームウエア、３４……電源、３６，４０，４
４，４８……アテンシヨンユニツト、３８，４
２，４６，５０……ステータスレジスタ、８８…
…ステータスラツチ、９０……ステータスレジス
タ、９２……フアームウエアコントロールユニツ
ト。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプロセツサユニツトは共通の大容量記
   憶装置と協働し、かつ、複数のポートインターフ
   エースコントロールユニツトを介して前記記憶装
   置とプロセツサユニツト間での処理を制御するマ
   ルチポートメモリ制御ユニツトを有するマルチプ
   ロセツサシステムにおいて、 所定の状態を表わす信号をプロセツサユニツト
   から送出するようにし、 前記所定の状態の存在を表わす第１の信号を導
   出し、 前記所定の状態の識別を表わす第２の信号を導
   出し、 前記第１の信号の存在を検出するため遂行中の
   ルーチンを中断するよう高い繰返し頻度で前記イ
   ンターフエースコントロールユニツトを動作さ
   せ、 前記第１の信号を検出すると、更に前記第２の
   信号を検出するため前記メモリ制御ユニツトを動
   作され、この第２の信号に応答して、プロセツサ
   ユニツトに関するデータを保護するルーチンを開
   始し、 その後他のプロセツサのリクエストの遂行中の
   処理を再開し、以つて、１または２以上のプロセ
   ツサユニツトに前記所定の状態が生じた場合、デ
   ータが失われないように保護するマルチプロセツ
   サシステムの異常時におけるデータの保護方法。 ２ 所定の状態は関連のメモリスタツクユニツト
   に空きがない（NOT−EMPTY）という状態で
   あること、および保護ルーチンは、前記ユニツト
   に空きができるまでこのメモリスタツクユニツト
   から、データを読み出すようにしてなる第１項に
   記載のマルチプロセツサシステムの異常時におけ
   るデータの保護方法。 ３ 所定の状態はプロセツサユニツトにおける電
   源故障であることおよび保護ルーチンは電源が完
   全にだめになる前に、プロセツサユニツトに関す
   るデータの所定の転送を終了するよう直ちに行わ
   れるようにしてなる第２項に記載のマルチプロセ
   ツサシステムの異常時におけるデータの保護方
   法。 ４ 第２の信号は各プロセツサユニツトに固有の
   もので、この第２の信号を検出するためのコント
   ロールユニツトの動作には、ポートインターフエ
   ースコントロールユニツトに第２の信号が存在す
   るかを調べるため、各インターフエースコントロ
   ールユニツトをポーリングするステツプと、イン
   ターフエースコントロールユニツトに第２の信号
   が存在することを検出したとき、保護ルーチンを
   開始するステツプとが含まれるようにしてなる第
   １項に記載のマルチプロセツサシステムの異常時
   におけるデータの保護方法。 ５ 複数のプロセツサユニツトは共通の大容量記
   憶装置と協働し、かつ、前記記憶装置とプロセツ
   サユニツト間での処理を制御するマルチポートメ
   モリ制御ユニツトを有するマルチプロセツサシス
   テムにおいて、 １または２以上のプロセツサユニツトに所定の
   状態が生じたときデータが失われないように保護
   する装置は、 プロセツサユニツトにおける所定の状態を表わ
   す出力信号を発生するよう動作するプロセツサユ
   ニツトと、 この出力信号に応答して所定の状態の存在を表
   わす第１の信号と所定の状態の識別を表わす第２
   の信号とを出力する手段を含み、前記マルチポー
   トメモリ制御ユニツトと各プロセツサユニツトと
   の間にそれぞれ動作的に接続されてなるポートイ
   ンターフエースユニツトと、 前記ポートインターフエースユニツト全部から
   の前記第１の信号を共通入力端子に受け、この第
   １の信号の存在を検出するため、高い繰返し頻度
   で前記共通入力端子を問合せするようにプログラ
   ムされており、更に、前記所定の状態を識別すべ
   く前記第２の信号を問合せるため第１の信号の存
   在に応答する手段と、 プロセツサユニツトに関するデータを保護すべ
   く前記記憶装置と関連して、このプロセツサユニ
   ツトの動作を前記第２の信号に応答して制御する
   手段とを含む前記マルチポートメモリ制御ユニツ
   トとからなることを特徴とするマルチプロセツサ
   システムの異常時におけるデータの保護装置。 ６ 第２の信号により表わされる所定の状態は関
   連のメモリスタツクユニツトに空きがない
   （NOT−EMPTY）という状態であることおよび
   メモリ制御ユニツトは前記メモリスタツクユニツ
   トに空きができるまで、このメモリスタツクユニ
   ツトからデータを読み出すように動作する第５項
   に記載のマルチプロセツサシステムの異常時にお
   けるデータの保護装置。 ７ 所定の状態は、プロセツサユニツトにおける
   電源故障であることおよびメモリ制御ユニツト
   は、電源が完全にだめになる前に、プロセツサユ
   ニツトに関するデータの所定の転送を直ちに完了
   するよう動作する第５項に記載のマルチプロセツ
   サシステムの異常時におけるデータの保護装置。 ８ ポートインターフエースユニツトは、プロセ
   ツサユニツトからの第１または第２の信号に交番
   に応答する第１のゲート手段と、 この第１のゲート手段からの出力信号により、
   セツトされるように接続されたフリツプフロツプ
   と、 前記プロセツサユニツトからの第１、第３また
   は第４の入力信号のいずれかに応答する第２のゲ
   ート手段と、 この第２のゲート手段からの出力信号により、
   セツトされるように接続された第１のラツチ手段
   と、 前記プロセツサユニツトからの第５および第６
   の入力信号の合致に基づき出力信号を発生するよ
   うに接続された第３のゲート手段と、 前記第３のゲート手段からの出力信号または前
   記第１のラツチ手段からの第１の出力信号に応答
   するように接続された第４のゲート手段と、 前記第４のゲート手段からの出力信号と、前記
   フリツプフロツプからのセツト出力信号との合致
   に基づきアテンシヨン出力信号を発生するように
   接続された第５のゲート手段と、 アテンシヨン識別信号を記憶するため前記第１
   のラツチ手段の第２の出力に接続し、識別出力信
   号を出力するよう選沢的にイネーブルにされる第
   ２のラツチ手段とを含む第５項、第６項、または
   第７項に記載のマルチプロセツサシステムの異常
   時におけるデータの保護装置。 ９ ポートインターフエースユニツトはプロセツ
   サユニツトからの第６の入力信号に応答するよう
   に接続され、 第２の識別出力信号を出力するように選沢的に
   イネーブルにされる第６のゲート手段を含む第８
   項に記載のマルチプロセツサシステムの異常時に
   おけるデータの保護装置。