JPS6341277B2 - - Google Patents

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JPS6341277B2
JPS6341277B2 JP57219502A JP21950282A JPS6341277B2 JP S6341277 B2 JPS6341277 B2 JP S6341277B2 JP 57219502 A JP57219502 A JP 57219502A JP 21950282 A JP21950282 A JP 21950282A JP S6341277 B2 JPS6341277 B2 JP S6341277B2
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JP
Japan
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signal
circuit
synchronization signal
speed detection
detection signal
Prior art date
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Application number
JP57219502A
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Japanese (ja)
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JPS59110290A (en
Inventor
Juji Hayakawa
Tooru Kusuda
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Teac Corp
Original Assignee
Teac Corp
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Publication date
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Publication of JPS59110290A publication Critical patent/JPS59110290A/en
Publication of JPS6341277B2 publication Critical patent/JPS6341277B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/20—Driving; Starting; Stopping; Control thereof
    • G11B19/28—Speed controlling, regulating, or indicating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B21/00—Head arrangements not specific to the method of recording or reproducing
    • G11B21/02—Driving or moving of heads
    • G11B21/08—Track changing or selecting during transducing operation
    • G11B21/081—Access to indexed tracks or parts of continuous track
    • G11B21/083—Access to indexed tracks or parts of continuous track on discs

Landscapes

  • Rotational Drive Of Disk (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は光学式ビデオデイスクプレーヤ等のデ
イスク再生装置に関し、更に詳細には、トラツク
のギヤツプ又はサーチ等の後に於けるモータ制御
を迅速に正常にすることが可能なデイスク再生装
置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a disc playback device such as an optical video disc player, and more particularly, it is possible to quickly restore normal motor control after a track gap or search. This invention relates to a disc playback device.

従来技術 通常のビデオデイスクには全トラツク区間に複
合ビデオ信号が連続的に記録されているので、全
期間で垂直同期信号又はフレーム同期信号及び水
平同期信号を得ることが出来る。従つて、全期間
に渡つて同期信号でデイスクモータを制御するこ
とが可能になる。ところが、業務用等のデイスク
に於いては連続的に記録せず、情報ブロツク相互
間にギヤツプを設ける場合がある。このようにギ
ヤツプを有する場合には、再生出力から同期信号
を検出することが不可能になる。従つて、第１の
情報ブロツクの再生に継続させて第２の情報ブロ
ツクの再生を行うと、ギヤツプ区間で同期が外
れ、第２の情報ブロツクの再生開始を円滑且つ迅
速に行うことが困難になる。BACKGROUND OF THE INVENTION Since composite video signals are continuously recorded on a typical video disk over the entire track period, a vertical synchronization signal or a frame synchronization signal and a horizontal synchronization signal can be obtained during the entire track period. Therefore, it becomes possible to control the disk motor with the synchronous signal over the entire period. However, in business-use disks, data is not recorded continuously, and gaps may be provided between information blocks. When there is a gap like this, it becomes impossible to detect a synchronization signal from the reproduced output. Therefore, if the second information block is played continuously after the first information block is played, synchronization will be lost in the gap section, making it difficult to start playing the second information block smoothly and quickly. Become.

一方、デイスクから得られる同期信号を利用せ
ずにデイスクモータの回転速度検出に基づいてデ
イスクモータを定速制御することが考えられる。
しかし、外部の同期信号とデイスクから得られる
同期信号とを同期させて再生出力を得ることが不
可能になる。従つて、デイスクから得られる同期
信号を利用してデイスクモータを制御することが
望ましい。 On the other hand, it is conceivable to control the disk motor at a constant speed based on detection of the rotational speed of the disk motor without using the synchronization signal obtained from the disk.
However, it becomes impossible to synchronize the external synchronization signal with the synchronization signal obtained from the disk and obtain a reproduced output. Therefore, it is desirable to control the disk motor using a synchronization signal obtained from the disk.

また、ピツクアツプを高速でデイスクの半径方
向に送つて所望番地をサーチする場合には水平同
期信号を検出することが不可能になり、デイスク
モータの制御を検出可能なフレーム同期信号又は
垂直同期信号に基づいて行わなければならなかつ
た。ところが、ピツクアツプが早送りされる区間
にギヤツプがあれば、フレーム同期信号又は垂直
同期信号を検出することが不可能になつて同期が
外れるために、サーチ終了後に再び同期をかけ直
す必要があつた。 Furthermore, when searching for a desired address by sending a pick-up in the radial direction of the disk at high speed, it becomes impossible to detect the horizontal synchronization signal, and the control of the disk motor is performed using a detectable frame synchronization signal or vertical synchronization signal. It had to be done on the basis of However, if there is a gap in the section in which the pick-up is fast-forwarded, it becomes impossible to detect a frame synchronization signal or a vertical synchronization signal, resulting in loss of synchronization, making it necessary to resynchronize after the search is completed.

発明の目的 そこで、本発明の目的はギヤツプ又は何んらか
の理由で同期信号の検出が不可能な期間が生じて
も、この期間の後に正常再生を迅速且つ安定的に
開始することが出来るデイスク再生装置を提供す
ることにある。OBJECT OF THE INVENTION Therefore, an object of the present invention is to make it possible to quickly and stably start normal playback after this period, even if there is a period in which the synchronization signal cannot be detected due to a gap or some other reason. The purpose of the present invention is to provide a disc playback device.

発明の構成 上記目的を達成するための本発明は、同期信号
と情報信号とから成る複合信号が記録されている
デイスクを回転するためのデイスク駆動モータ
と、前記デイスクから前記複合信号を検出するた
めのピツクアツプと、前記ピツクアツプと前記デ
イスクとの間に前記デイスクの半径方向の相対的
送りを与えるための送り装置と、前記ピツクアツ
プの出力に基づいて前記同期信号を検出する同期
信号検出回路と、前記同期信号検出回路で検出さ
れた前記同期信号と同期信号用基準信号との位相
差に対応した出力電圧を発生する同期信号用位相
比較回路と、前記モータの回転に対応した速度検
出信号を周波数信号の形式で発生するモータ回転
速度検出器と、前記回転速度検出器から得られる
前記速度検出信号を前記同期信号検出回路から得
られる前記同期信号に実質的に同期させるように
補正した補正速度検出信号を形成する補正速度検
出信号形成回路と、前記同期信号用基準信号に同
期している速度検出信号用基準信号と前記補正速
度検出信号形成回路から得られる前記補正速度検
出信号との位相差に対応した出力電圧を発生する
速度検出信号用位相比較回路と、前記同期信号検
出回路から前記同期信号を得ることが可能な期間
又は前記同期信号を得ることが不可能になる恐れ
のない期間には前記同期信号用位相比較回路の出
力を選択し、前記同期信号を得ることが不可能な
期間又は不可能になる恐れのある期間には前記速
度検出信号用位相比較回路の出力を選択するスイ
ツチ回路と、前記スイツチ回路で前記同期信号用
位相比較回路の出力が選択された時には該出力に
基づいて前記同期信号と前記同期信号用基準信号
との位相差を零にするように前記モータを駆動
し、前記スイツチ回路で前記速度検出用位相比較
回路の出力が選択された時には該出力に基づいて
前記補正速度検出信号と前記速度検出信号用基準
信号との位相差を零にするように前記モータを駆
動するモータ駆動回路とを具備したデイスク再生
装置に係わるものである。Structure of the Invention To achieve the above object, the present invention provides a disk drive motor for rotating a disk on which a composite signal consisting of a synchronization signal and an information signal is recorded, and a drive motor for detecting the composite signal from the disk. a pickup, a feeding device for providing relative feeding of the disk in the radial direction between the pickup and the disk, a synchronization signal detection circuit for detecting the synchronization signal based on the output of the pickup; A synchronization signal phase comparison circuit generates an output voltage corresponding to the phase difference between the synchronization signal detected by the synchronization signal detection circuit and the synchronization signal reference signal, and a frequency signal that generates a speed detection signal corresponding to the rotation of the motor. a motor rotational speed detector generated in the form of; and a corrected speed detection signal corrected so as to substantially synchronize the speed detection signal obtained from the rotational speed detector with the synchronization signal obtained from the synchronization signal detection circuit. and a phase difference between a speed detection signal reference signal synchronized with the synchronization signal reference signal and the corrected speed detection signal obtained from the correction speed detection signal formation circuit. The speed detection signal phase comparison circuit that generates an output voltage of a switch circuit that selects the output of the phase comparison circuit for the synchronization signal, and selects the output of the phase comparison circuit for the speed detection signal during a period in which it is impossible to obtain the synchronization signal or a period in which it is likely to become impossible to obtain the synchronization signal; , when the output of the synchronization signal phase comparison circuit is selected by the switch circuit, the motor is driven so as to make the phase difference between the synchronization signal and the synchronization signal reference signal zero based on the output; When the output of the speed detection phase comparison circuit is selected by the switch circuit, the motor is driven based on the output so as to make the phase difference between the corrected speed detection signal and the speed detection signal reference signal zero. The present invention relates to a disc playback device equipped with a motor drive circuit.

発明の効果 上記本発明によれば、同期信号に実質的に同期
した補正速度検出信号を形成する回路を設け、同
期信号を得ることが不可能な期間又は不可能にな
る恐れのある期間に補正速度検出信号に基づいて
デイスクモータを制御するので、同期信号の欠落
に無関係に実質的に同期駆動を継続することが可
能になり、ギヤツプ後又はサーチ後等に於いて円
滑且つ迅速な再生の開始が可能になる。Effects of the Invention According to the present invention, a circuit for forming a corrected speed detection signal substantially synchronized with a synchronization signal is provided, and correction is made during a period in which it is impossible to obtain a synchronization signal or a period in which it is likely to become impossible to obtain a synchronization signal. Since the disk motor is controlled based on the speed detection signal, it is possible to virtually continue synchronous drive regardless of the loss of the synchronization signal, and smooth and quick playback starts after a gap or search. becomes possible.

実施例 次に図面を参照して本発明の実施例に係わる光
学式デイスク再生装置について述べる。本発明の
実施例に係わるデイスク再生装置を示す第１図に
於いて、１は光学式再生用ビデオデイスクであ
り、ビデオ信号と同期信号とから成る複合ビデオ
信号が光学ピツトの形式で渦巻状トラツク形態に
記録されたものであり、且つ第４図で斜線を付し
て説明的に示す如く、第１、第２、及び第３の情
報ブロツクａ，ｂ，ｃがギヤツプG1，G2を有し
て不連続に記録されたものである。尚このデイス
ク１にはトラツク１周で１フレームのビデオ信号
が記録されているので、180度間隔で垂直同期信
号が記録され、且つフレーム同期信号Ｆがデイス
ク１の半径方向に伸びる１直線上に配列されるよ
うに垂直帰線消去期間に記録され、且つ各情報ブ
ロツクａ，ｂ，ｃの始まりに始端信号BOTが記
録され、各情報ブロツクａ，ｂ，ｃの終りに終端
信号EOTが記録されている。Embodiment Next, an optical disc reproducing apparatus according to an embodiment of the present invention will be described with reference to the drawings. In FIG. 1 showing a disc playback apparatus according to an embodiment of the present invention, 1 is an optical playback video disc, in which a composite video signal consisting of a video signal and a synchronization signal is played on a spiral track in the form of optical pits. As shown by the diagonal lines in FIG. 4, the first, second, and third information blocks a, b, and c have gaps G 1 and G 2 It was recorded discontinuously. Since one frame of video signal is recorded on disk 1 for one track rotation, vertical synchronization signals are recorded at 180 degree intervals, and frame synchronization signal F is recorded on a straight line extending in the radial direction of disk 1. The signals are recorded in the vertical blanking period so that the information blocks are aligned, and a start signal BOT is recorded at the beginning of each information block a, b, c, and an end signal EOT is recorded at the end of each information block a, b, c. ing.

第１図で２はデイスク駆動モータであり、この
実施例ではデイスクを定速駆動するものである。
３はデイスク１に光ビームを投射し、ピツトに対
応した反射光を光電変換器で検出して複合ビデオ
信号を読み取るための光学式ピツクアツプであ
る。４は半径方向の送り装置であり、ピツクアツ
プ３をデイスク１の半径方向に送るように構成さ
れている。尚、正常送りの場合にはピツクアツプ
３を低速で送り、サーチ等の早送りの場合には高
速で送るように構成されている。５はピツクアツ
プ３に結合された信号処理回路であり、増幅器、
復調回路等を含んでピツトによつてFM記録され
ていた複合ビデオ信号を例えばNTSC方式のビデ
オ信号にするものであり、ライン６に再生出力を
送出する回路である。 In FIG. 1, reference numeral 2 denotes a disk drive motor, which drives the disk at a constant speed in this embodiment.
3 is an optical pickup for projecting a light beam onto the disk 1, detecting reflected light corresponding to the pits with a photoelectric converter, and reading a composite video signal. Reference numeral 4 denotes a radial feeding device, which is configured to feed the pickup 3 in the radial direction of the disk 1. The pickup 3 is configured to be fed at a low speed during normal feeding, and at high speed during fast feeding such as a search. 5 is a signal processing circuit coupled to the pickup 3, which includes an amplifier,
This circuit includes a demodulation circuit and the like, and converts a composite video signal recorded by FM using a pit into a video signal of, for example, the NTSC system, and sends out a playback output to line 6.

７は信号処理回路５に結合されたフレーム同期
信号検出回路であり、デイスク１の１回転に１パ
ルスの割合で垂直帰線消去期間に記録されている
フレーム同期信号Ｆを複合ビデオ信号から分離し
て検出する回路である。８は水平同期信号検出回
路であり、信号処理回路５から得られる複合ビデ
オ信号から水平同期信号を分離して検出する回路
である。 Reference numeral 7 denotes a frame synchronization signal detection circuit coupled to the signal processing circuit 5, which separates the frame synchronization signal F recorded in the vertical blanking period from the composite video signal at a rate of one pulse per one rotation of the disk 1. This is a circuit that detects Reference numeral 8 denotes a horizontal synchronization signal detection circuit, which separates and detects a horizontal synchronization signal from the composite video signal obtained from the signal processing circuit 5.

９はフレーム同期信号用位相比較回路であつ
て、フレーム同期信号検出回路７から得られるフ
レーム同期信号とフレーム同期信号用基準信号回
路１０から得られるフレーム同期信号用基準信号
との位相差に対応した出力電圧を発生する回路で
ある。従つて、この比較回路９は位相−電圧変換
器と呼ぶことも可能である。尚、フレーム同期信
号用基準信号は30Hzの信号であり、フレーム同期
信号も正常時には30Hzである。 Reference numeral 9 denotes a frame synchronization signal phase comparison circuit, which corresponds to the phase difference between the frame synchronization signal obtained from the frame synchronization signal detection circuit 7 and the frame synchronization signal reference signal obtained from the frame synchronization signal reference signal circuit 10. This is a circuit that generates an output voltage. Therefore, this comparator circuit 9 can also be called a phase-voltage converter. Note that the frame synchronization signal reference signal is a 30Hz signal, and the frame synchronization signal is also 30Hz when normal.

１１は水平同期信号用位相比較回路であり、水
平同期信号検出回路８から得られる例えば15734
Hzの水平同期信号と水平同期信号用基準信号回路
１２から得られる15734Hzの水平同期信号用基準
信号との位相差に対応した出力電圧を発生する回
路である。従つて、この位相比較回路１１を位相
−電圧変換器と呼ぶことも可能である。 Reference numeral 11 denotes a horizontal synchronization signal phase comparator circuit, which detects, for example, 15734 phase comparison circuits obtained from the horizontal synchronization signal detection circuit 8.
This circuit generates an output voltage corresponding to the phase difference between the Hz horizontal synchronizing signal and the 15734 Hz horizontal synchronizing signal reference signal obtained from the horizontal synchronizing signal reference signal circuit 12. Therefore, this phase comparator circuit 11 can also be called a phase-voltage converter.

１３はモータ回転速度検出器であつて、例えば
モータ２に結合した歯車形の回転円板１４と磁気
ピツクアツプ１５とを含み、モータ２の回転速度
に応じた速度検出信号を周波数信号の形式で発生
するものである。尚図示は省略されているがピツ
クアツプ１５には波形整形回路が結合されてお
り、モータ２の１回転で60パルスを発生するよう
に構成されている。即ち、1800Hzの周波数信号を
発生するように形成されている。 Reference numeral 13 denotes a motor rotation speed detector, which includes, for example, a gear-shaped rotating disk 14 coupled to the motor 2 and a magnetic pickup 15, and generates a speed detection signal in the form of a frequency signal according to the rotation speed of the motor 2. It is something to do. Although not shown, a waveform shaping circuit is connected to the pickup 15 and is configured to generate 60 pulses per revolution of the motor 2. That is, it is formed to generate a frequency signal of 1800Hz.

１６は補正速度検出信号形成回路であつて、速
度検出器１３から得られる速度検出信号をフレー
ム同期信号検出回路７から得られる正常時のフレ
ーム同期信号に実質的に同期するように補正した
補正速度検出信号を形成する回路である。 Reference numeral 16 denotes a corrected speed detection signal forming circuit, which corrects the speed detection signal obtained from the speed detector 13 so as to be substantially synchronized with the normal frame synchronization signal obtained from the frame synchronization signal detection circuit 7. This is a circuit that forms a detection signal.

１７はフレームロツク検出回路であり、フレー
ム同期信号検出回路７から得られるフレーム同期
信号と基準信号との周波数比較に基づいてフレー
ム同期信号が30Hzの周波数で得られる同期状態即
ちフレームロツク状態になつたことを検出する。
尚フレーム同期信号による制御がロツクされてい
る状態でのフレーム同期信号に基づいて速度検出
信号を補正するために、フレーム同期信号検出回
路７の出力ラインとフレームロツク検出回路１７
の出力ラインとが補正速度検出信号形成回路１６
に接続されている。 Reference numeral 17 denotes a frame lock detection circuit, and based on the frequency comparison between the frame synchronization signal obtained from the frame synchronization signal detection circuit 7 and the reference signal, a synchronization state in which the frame synchronization signal is obtained at a frequency of 30 Hz, that is, a frame lock state is reached. Detect that.
In order to correct the speed detection signal based on the frame synchronization signal in a state where control by the frame synchronization signal is locked, the output line of the frame synchronization signal detection circuit 7 and the frame lock detection circuit 17 are connected.
The output line of the correction speed detection signal forming circuit 16
It is connected to the.

１９は速度検出信号用位相比較回路であり、補
正速度検出信号形成回路１６から得られる補正速
度検出信号と速度検出信号用基準信号回路２０か
ら得れる1800Hzの速度検出信号用基準信号との位
相差に対応した出力電圧を発生するものである。
従つて、この位相比較回路１９を位相−電圧変換
回路と呼ぶことも出来る。 Reference numeral 19 denotes a phase comparison circuit for speed detection signals, which calculates the phase difference between the corrected speed detection signal obtained from the corrected speed detection signal forming circuit 16 and the 1800 Hz speed detection signal reference signal obtained from the speed detection signal reference signal circuit 20. It generates an output voltage corresponding to
Therefore, this phase comparison circuit 19 can also be called a phase-voltage conversion circuit.

２１はモータ駆動回路であり、位相比較回路
９，１１，１９から得られる出力電圧と基準電圧
とを比較して出力する差動増幅器及びモータ駆動
増幅器等を含んで、フレーム同期信号とフレーム
同期信号用基準信号との位相差を零にするように
モータ２を駆動するか、又は水平同期信号と水平
同期信号用基準信号との位相差を零にするように
モータ２を駆動するか、又は補正速度検出信号と
速度検出信号用基準信号との位相差を零にするよ
うにモータ２を駆動する回路である。 Reference numeral 21 denotes a motor drive circuit, which includes a differential amplifier and a motor drive amplifier that compare and output the output voltage obtained from the phase comparison circuits 9, 11, and 19 with a reference voltage, and outputs a frame synchronization signal and a frame synchronization signal. Either drive the motor 2 so that the phase difference with the reference signal for horizontal synchronization signal becomes zero, or drive the motor 2 so that the phase difference between the horizontal synchronization signal and the reference signal for horizontal synchronization signal becomes zero, or correct it. This circuit drives the motor 2 so that the phase difference between the speed detection signal and the speed detection signal reference signal becomes zero.

２２はスイツチ回路であつて、３つの位相比較
回路９，１１，１９の出力を選択してモータ駆動
回路２１に送るものであり、フレーム同期信号用
位相比較回路９の出力と速度検出用位相比較回路
１０の出力とのいずれかを選択する第１のスイツ
チ回路２３と、この第１のスイツチ回路２３で選
択した出力と水平同期信号用位相比較回路１１の
出力とのいずれかを選択する第２のスイツチ回路
２４とを含む。第１のスイツチ回路２３は再生を
開始してフレームロツクが検出され且つ水平ロツ
クが完了するまでの一定微小時間が経過するまで
はフレーム信号用位相比較回路９の出力を伝送す
る接点ａを有し、且つ再生を開始してフレームロ
ツクが検出されてから一定時間経過した後には速
度検出信号用位相比較回路１９の出力を伝送する
接点ｂを有する。そして、この制御を行うため
に、フレームロツク検出回路１７の出力ラインに
遅延回路２５を介して保持回路２６が接続され、
保持回路２６の出力が高レベルの時にスイツチ回
路２３の接点ｂがオンになり、低レベルの時に接
点ａがオンになるように構成されている。尚遅延
回路２５はフレームロツク検出から水平同期信号
のロツク状態が成立するまでの極めて短い遅延を
与える回路である。また保持回路２６はフリツプ
フロツプから成り、再生関始でリセツトされて低
レベル出力となり、スイツチ回路２３の接点ａを
オンになし、遅延回路２５から得られる遅延フレ
ームロツク信号でセツトされて接点ｂをオンにな
すように構成されている。 22 is a switch circuit that selects the outputs of the three phase comparison circuits 9, 11, and 19 and sends it to the motor drive circuit 21, which compares the output of the frame synchronization signal phase comparison circuit 9 and the speed detection phase. A first switch circuit 23 selects either the output of the circuit 10, and a second switch circuit 23 selects either the output selected by the first switch circuit 23 or the output of the horizontal synchronization signal phase comparison circuit 11. switch circuit 24. The first switch circuit 23 has a contact a that transmits the output of the frame signal phase comparator circuit 9 until a certain minute period of time elapses from the start of reproduction until the frame lock is detected and the horizontal lock is completed. , and a contact point b that transmits the output of the speed detection signal phase comparator circuit 19 after a certain period of time has elapsed after starting reproduction and detecting a frame lock. In order to perform this control, a holding circuit 26 is connected to the output line of the frame lock detection circuit 17 via a delay circuit 25.
The contact b of the switch circuit 23 is turned on when the output of the holding circuit 26 is at a high level, and the contact a is turned on when the output is at a low level. The delay circuit 25 is a circuit that provides an extremely short delay from frame lock detection until the horizontal synchronization signal becomes locked. The holding circuit 26 is composed of a flip-flop, and is reset at the start of playback to output a low level, turning on the contact a of the switch circuit 23, and being set by the delayed frame lock signal obtained from the delay circuit 25, turning on the contact b. It is configured to do the following:

第２のスイツチ回路２４は水平同期信号でモー
タ制御を行う期間のみ接点ｂがオンになり、その
他の期間は接点ａがオンになる。このような動作
をなすために、フレーム同期信号検出回路１７の
出力ラインに微小遅延時間を与える遅延回路２７
が設けられ、フレームロツク検出信号が僅かな遅
延を有してORゲート２８を介してフリツプフロ
ツプ２９のセツト端子に供給され、フリツプフロ
ツプ２９のＱ出力が高レベルの時に第２のスイツ
チ回路２４の接点ｂがオンになるように構成され
ている。従つて、再生を開始してフレームロツク
検出信号が発生すると、微小時間後に水平同期信
号用位相比較器１１がモータ駆動回路２１に接続
される。フリツプフロツプ２９のリセツト端子に
はORゲート３０を介してギヤツプ検出回路３１
とサーチ指令回路３２とが接続されている。ギヤ
ツプ検出回路３１は第４図に示すデイスク１のギ
ヤツプG1又はG2の始まり及び終りを、情報ブロ
ツク又は終端信号EOTと始端信号BOTとに基づ
いて検出するものである。即ち、垂直帰線消去期
間にデジタル形式で記録されている終端信号及び
始端信号を検出し、ライン３３に情報終端信号を
送出し、ライン３４に情報始端信号を送出するも
のである。サーチ指令回路３２はサーチ開始信号
をライン３５に送出し、サーチ終了信号をライン
３６に送出するものである。従つて、正常再生で
ギヤツプが検出された時、又はサーチ指令信号が
発生して高速送り状態となるとフリツプフロツプ
２９はリセツトされて第２のスイツチ回路２４の
接点ａがオンになる。そして、ギヤツプの終了が
情報始端信号に基づいて検出された時又はサーチ
終了信号が発生すると、フリツプフロツプ２９が
リセツトされ、第２のスイツチ回路２４の接点ｂ
がオンになる。尚フリツプフロツプ２９には再生
開始にリセツト信号が与えられる。 In the second switch circuit 24, the contact b is turned on only during the period when the motor is controlled by the horizontal synchronization signal, and the contact a is turned on during the other periods. In order to perform such an operation, a delay circuit 27 that provides a minute delay time to the output line of the frame synchronization signal detection circuit 17 is provided.
is provided, the frame lock detection signal is supplied to the set terminal of the flip-flop 29 via the OR gate 28 with a slight delay, and when the Q output of the flip-flop 29 is at a high level, the contact b of the second switch circuit 24 is is configured to be turned on. Therefore, when reproduction is started and a frame lock detection signal is generated, the horizontal synchronizing signal phase comparator 11 is connected to the motor drive circuit 21 after a short period of time. A gap detection circuit 31 is connected to the reset terminal of the flip-flop 29 via an OR gate 30.
and a search command circuit 32 are connected. The gap detection circuit 31 detects the beginning and end of the gap G1 or G2 of the disk 1 shown in FIG. 4 based on the information block or end signal EOT and the start end signal BOT. That is, the end signal and the start signal recorded in digital format are detected during the vertical blanking period, and the information end signal is sent out on line 33 and the information start signal is sent out on line 34. The search command circuit 32 sends a search start signal to line 35 and a search end signal to line 36. Therefore, when a gap is detected during normal reproduction, or when a search command signal is generated and a high-speed feed state is established, the flip-flop 29 is reset and the contact a of the second switch circuit 24 is turned on. Then, when the end of the gap is detected based on the information start signal or when a search end signal is generated, the flip-flop 29 is reset and the contact b of the second switch circuit 24 is opened.
is turned on. Incidentally, a reset signal is applied to the flip-flop 29 at the start of reproduction.

次に、補正速度検出信号形成回路１６を第２図
及び第６図を参照して説明する。第２図の速度検
出器１３は第６図Ａに示すデユテイ比50％の矩形
波出力をモータ２の速度に応じて発生する。第６
図ではモータ２の駆動開始時の状態を示している
ので、初期には一定の周期で速度検出信号が発生
していないが、モータ２が所定回転速度になる
と、モータ１回転で60パルスを発生する。即ち、
モータ２は1800rpmで回転されるので、1800Hz
（555.5μsec周期）の速度検出周波数信号が発生す
る。速度検出信号は波形整形回路３６ａで第６図
Ｂに示すパルス幅の一定の周波数信号に波形整形
される。 Next, the corrected speed detection signal forming circuit 16 will be explained with reference to FIGS. 2 and 6. The speed detector 13 shown in FIG. 2 generates a rectangular wave output with a duty ratio of 50% shown in FIG. 6A in accordance with the speed of the motor 2. 6th
The figure shows the state when motor 2 starts driving, so the speed detection signal is not generated at a constant cycle in the beginning, but when motor 2 reaches a predetermined rotation speed, 60 pulses are generated per motor rotation. do. That is,
Motor 2 rotates at 1800rpm, so 1800Hz
(555.5 μsec period) speed detection frequency signal is generated. The speed detection signal is waveform-shaped by the waveform shaping circuit 36a into a constant frequency signal with a pulse width shown in FIG. 6B.

３７はパルス発生回路であり、クロツクパルス
を作るためにサブキヤリアの3.58MHzのパルスを
送出する回路である。３８は1/8分周器であり、
パルス発生回路３７の3.58MHzを1/8に分周して
447.5kHzのクロツクパルスを得るものである。３
９は速度検出信号とフレーム同期信号との位相差
を記憶するための８ビツトカウンタである。この
カウンタ３９をフレーム同期信号、フレームロツ
ク検出信号、速度検出信号、クロツクパルスに基
づいて制御するために、遅延回路４０、フリツプ
フロツプ４１，４２、ANDゲート４３、インヒ
ビツトANDゲート４４，４５，４６が設けられ
ている。 37 is a pulse generation circuit, which sends out a subcarrier pulse of 3.58MHz to generate a clock pulse. 38 is a 1/8 frequency divider,
Divide the 3.58MHz of the pulse generation circuit 37 into 1/8.
This provides a 447.5kHz clock pulse. 3
9 is an 8-bit counter for storing the phase difference between the speed detection signal and the frame synchronization signal. In order to control this counter 39 based on a frame synchronization signal, a frame lock detection signal, a speed detection signal, and a clock pulse, a delay circuit 40, flip-flops 41 and 42, an AND gate 43, and inhibit AND gates 44, 45, and 46 are provided. ing.

再生を開始すると、デイスクが回転し、フレー
ム同期信号検出回路７から第６図Ｅに示すフレー
ム同期信号が１回転１パルスの割合で発生する。
しかし、フレーム同期信号検出回路７に結合され
たANDゲート４３は起動時に阻止（オフ）状態
であるので、次段のフリツプフロツプ４２はセツ
トされない。ANDゲート４３のもう一方の入力
はフリツプフロツプ４１と遅延回路４０とを介し
てフレームロツク検出回路１７に結合されている
ので、第６図Ｄで点線で示す如くt8時点でフレー
ムロツク検出信号が発生し、これがTDの遅延を
有してt11時点でフリツプフロツプ４１にセツト
信号として入力し、このフリツプフロツプ４１の
Ｑ出力が高レベルになるまではフレーム信号は
ANDゲート４３から出力されない。t11時点で遅
延フレームロツク信号が発生し、フリツプフロツ
プ４１がセツトされると、t12時点で発生する第
６図Ｅのフレーム信号はANDゲート４３を通過
し、フリツプフロツプ４２をセツトする。従つ
て、フリツプフロツプ４２のＱ出力はフレーム同
期信号が発生するt12時点で低レベルから高レベ
ルになり、インヒビツトANDゲート４４，４５，
４６は禁止状態となる。 When reproduction is started, the disk rotates, and the frame synchronization signal shown in FIG. 6E is generated from the frame synchronization signal detection circuit 7 at a rate of one pulse per rotation.
However, since the AND gate 43 connected to the frame synchronization signal detection circuit 7 is in a blocked (off) state at startup, the next stage flip-flop 42 is not set. Since the other input of the AND gate 43 is coupled to the frame lock detection circuit 17 via the flip-flop 41 and the delay circuit 40, a frame lock detection signal is generated at time t8 as shown by the dotted line in FIG. 6D. This is input as a set signal to the flip-flop 41 at time t11 with a delay of T D , and the frame signal remains unchanged until the Q output of the flip-flop 41 becomes high level.
There is no output from AND gate 43. When the delayed frame lock signal is generated at time t11 and flip-flop 41 is set, the frame signal of FIG. 6E generated at time t12 passes through AND gate 43 and sets flip-flop 42. Therefore, the Q output of the flip-flop 42 goes from a low level to a high level at time t12 when the frame synchronization signal is generated, and the inhibit AND gates 44, 45,
46 is in a prohibited state.

カウンタ３９のクロツク入力端子CKは分周器
３８にゲート４５を介して接続され、カウンタ３
９のセツト端子Ｓはゲート４４を介して波形整形
回路３６ａに接続され、カウンタ３９のリセツト
端子Ｒはゲート４６を介して波形整形回路３６ａ
に接続され、セツト端子Ｓが低レベルの時にクロ
ツクパルスの入力が可能になり、リセツト端子が
高レベルの時にリセツトされるように構成されて
いる。第２図の回路に於いて、フレームロツク信
号がt8時点で発生し、制御系が安定したt11A時点
で遅延フレームロツク信号が発生した後の最初の
フレーム同期信号でフリツプフロツプ４２がセツ
トされるt12時点以前ではインヒビツトANDゲー
ト４４，４５，４６が信号伝送状態にあるので、
８ビツトカウンタ３９は第６図Ｂの波形整形信号
の高レベルによつてリセツトされ、次の低レベル
期間に分周器３８のクロツクパルスを読み込み、
第６図Ｃに説明的に示すような計数を繰返す。従
つてt12時点でフレーム同期信号が発生する直前
のt9〜t10時点に於いても、第６図Ｂの波形整形信
号が高レベルになるので、インヒビツトANDゲ
ート４６の出力でメモリ用カウンタ３９がリセツ
トされる。そして、波形整形出力がt10時点で低
レベルになると、カウンタ３９がインヒビツト
ANDゲート４４の低レベル出力でセツト状態に
制御され、分周器３８のクロツクパルスの計数を
開始する。しかる後、t12時点でフレーム同期信
号が第６図Ｅに示す如く発生すると、フリツプフ
ロツプ４２がセツトされ、このＱ出力が高レベル
になる。従つて、インヒビツトANDゲート４４，
４５，４６は禁止状態となり、メモリ用カウンタ
３９のカウント動作が停止する。これにより、
t10〜t12の期間TAのクロツクパルス数がカウンタ
３９に記憶される。 The clock input terminal CK of the counter 39 is connected to the frequency divider 38 via a gate 45.
The set terminal S of the counter 39 is connected to the waveform shaping circuit 36a through the gate 44, and the reset terminal R of the counter 39 is connected to the waveform shaping circuit 36a through the gate 46.
When the set terminal S is at a low level, a clock pulse can be input, and when the reset terminal is at a high level, the clock pulse is reset. In the circuit shown in FIG. 2, the frame lock signal is generated at time t8 , and the flip-flop 42 is set by the first frame synchronization signal after the delayed framelock signal is generated at time t11A when the control system has stabilized. Since the inhibit AND gates 44, 45, and 46 are in the signal transmission state before time t12 ,
The 8-bit counter 39 is reset by the high level of the waveform shaping signal of FIG. 6B, and reads the clock pulse of the frequency divider 38 during the next low level period.
The counting as illustrated in FIG. 6C is repeated. Therefore, even at the time t9 to t10 immediately before the frame synchronization signal is generated at the time t12, the waveform shaping signal shown in FIG. 39 is reset. Then, when the waveform shaping output becomes a low level at time t10 , the counter 39 is inhibited.
The low level output of AND gate 44 controls the set state and starts counting the clock pulses of frequency divider 38. Thereafter, at time t12 , when a frame synchronization signal is generated as shown in FIG. 6E, flip-flop 42 is set and its Q output goes high. Therefore, inhibit AND gate 44,
45 and 46 are in a prohibited state, and the counting operation of the memory counter 39 is stopped. This results in
The number of clock pulses during the period T A from t 10 to t 12 is stored in counter 39 .

４７は８ビツトのアツプ・ダウンカウンタであ
つて、そのプリセツト端子がメモリ用カウンタ３
９に接続され、そのダウン入力端子４８が分周器
３８の出力に結合され、そのロード端子４９が波
形整形回路３６ａの出力に結合されている。ロー
ド端子４９は第６図Ｂに示す波形整形回路３６ａ
の出力の高レベルに応答してメモリ用カウンタ３
７の記憶カウント値NAをアツプダウンカウンタ
４７にプリセツトさせる機能を有する。従つて、
第６図のt13〜t14期間にアツプ・ダウンカウンタ
４７にメモリ用カウンタ３９のカウント値NAが
書き込まれる。ロード端子４９の信号が低レベル
になると、ダウンカウント状態となり、アツプ・
ダウンカウンタ４７はプリセツトされたカウント
値NAを順次に減少させるように分周器３８のク
ロツクパルスを取り込む。これにより、アツプ・
ダウンカウント４７のカウント値は波形整形パル
スの立下り時点t14から時間TAだけ経過した時点
t15で零カウントとなり、ボロー出力が第６図Ｇ
に示すように得られる。即ち、零カウント時にク
ロツク幅の1/2の出力パルスが得られる。このよ
うな動作は波形整形パルスが発生する毎に得られ
る。第６図Ｇに示す補正速度検出信号は、第６図
Ｂの波形整形された速度検出信号の位相をTAだ
けシフトしたものであり、結局、t12時点のフレ
ーム同期信号を基準にして周期Ｔで発生する1800
Hzの周波数信号である。 47 is an 8-bit up/down counter whose preset terminal is connected to memory counter 3.
9, its down input terminal 48 is coupled to the output of the frequency divider 38, and its load terminal 49 is coupled to the output of the waveform shaping circuit 36a. The load terminal 49 is connected to the waveform shaping circuit 36a shown in FIG. 6B.
In response to the high level of the output of the memory counter 3
It has a function of presetting the up-down counter 47 to a stored count value N A of 7. Therefore,
The count value N A of the memory counter 39 is written into the up/down counter 47 during the period t 13 to t 14 in FIG. When the signal at the load terminal 49 becomes low level, it enters a down-counting state, and
The down counter 47 takes in the clock pulses of the frequency divider 38 so as to sequentially decrease the preset count value NA . As a result,
The count value of down count 47 is the point at which time T A has elapsed from the falling point of the waveform shaping pulse t14 .
At t 15 , the count becomes zero, and the borrow output is shown in Figure 6, G.
obtained as shown in . That is, at zero count, an output pulse with half the clock width is obtained. Such an operation is obtained every time a waveform shaping pulse is generated. The corrected speed detection signal shown in FIG. 6G is obtained by shifting the phase of the waveform -shaped speed detection signal shown in FIG . 1800 occurring in T
It is a frequency signal of Hz.

第１図に於ける３つの位相比較回路９，１１，
１９はいずれもサンプル・ホールド型の位相比較
回路であり、いずれも第３図に原理的に示すよう
に構成されている。即ち基準信号を微分する微分
回路DF1、微分パルスでオンするトランジスタQ1
と、定電流源Ｉと、定電流源Ｉから供給される電
流で充電されて傾斜電圧を発生し、トランジスタ
Q1のオンで放電するコンデンサC1、サンプリン
グスイツチSWがオンの期間に於けるコンデンサ
C1の電圧をホールドするコンデンサC2と、検出
したフレーム同期信号又は水平同期信号又は補正
速度検出信号を微分してサンプリングスイツチ
SWをオンにする微分回路DF2と、コンデンサC2
の電圧を出力する電界効果トランジスタFETと
を含み、基準信号と検出された周波数信号との位
相差に対応した直流電圧を出力する。 The three phase comparator circuits 9, 11, in FIG.
Reference numerals 19 are sample-and-hold type phase comparator circuits, and both are constructed as shown in principle in FIG. That is, a differentiation circuit DF 1 that differentiates the reference signal, a transistor Q 1 that is turned on by a differentiation pulse
is charged by the constant current source I and the current supplied from the constant current source I to generate a ramp voltage, and the transistor
Capacitor C 1 discharges when Q 1 is on, capacitor during the period when sampling switch SW is on
A capacitor C2 holds the voltage of C1 , and a sampling switch differentiates the detected frame synchronization signal, horizontal synchronization signal, or correction speed detection signal.
Differential circuit DF 2 that turns on SW and capacitor C 2
, and outputs a DC voltage corresponding to the phase difference between the reference signal and the detected frequency signal.

第５図Ａはフレーム同期信号用基準信号回路１
０から供給する基準信号を示し、第５図Ｂは水平
同期信号用基準信号回路１２から供給する基準信
号を示し、第５図Ｃは速度検出信号用基準信号回
路２０から供給する基準信号を示す。第１図から
明らかなように、３つの基準信号回路１０，１
２，２０は、共通のクロツク信号発生回路１８に
結合され、第５図に示す如くＡのフレーム同期信
号用基準信号の立上り時点t1及びt2にＢの水平同
期信号用基準信号の立上り時点及びＣの速度検出
信号用基準信号の立上り時点が一致するように各
基準信号が同期をとつて発生する。 Figure 5A shows the frame synchronization signal reference signal circuit 1.
5B shows the reference signal supplied from the horizontal synchronizing signal reference signal circuit 12, and FIG. 5C shows the reference signal supplied from the speed detection signal reference signal circuit 20. . As is clear from FIG. 1, three reference signal circuits 10, 1
2 and 20 are coupled to a common clock signal generation circuit 18 , and as shown in FIG . Each reference signal is generated in synchronization so that the rising points of the speed detection signal reference signals C and C coincide with each other.

正常再生動作 第１図の装置でプレイスイツチを操作すると、
ピツクアツプ３はデイスク１の最内周トラツクに
位置して信号の読み取りを開始し、一定速度でデ
イスク半径方向に送られる。尚この時第１のスイ
ツチ回路２３の接点ａがオン、第２のスイツチ回
路２４の接点ｂがオンになつている。これによ
り、フレーム同期信号による制御ループが形成さ
れ、デイスク１から検出されたフレーム同期信号
が基準信号回路１０の信号と同相になるようにモ
ータ２が制御される。フレーム同期信号がその基
準信号と同相になると、位相比較回路９と同様に
構成されているフレームロツク検出回路１７から
ロツク検出信号が発生し、微小遅延時間後に第２
のスイツチ回路２２の接点ｂがオンになり、水平
同期信号による制御ループが形成され、デイスク
モータ２はデイスク１から検出された水平同期信
号がその基準信号と一致するように制御される。
そして、この制御状態に基づいてライン６から正
常再生出力が得られる。一方、フレームロツク検
出信号は補正速度検出信号形成回路１６に供給さ
れるので、これに基づいて補正速度検出信号が得
られる。また、このロツク検出信号は第１のスイ
ツチ回路２３の接点ｂをオンにする。これによ
り、何時でも補正速度検出信号による制御が可能
な待機状態となる。正常再生を継続してデイスク
１のギヤツプに至ると、その直前で情報終端信号
EOTがギヤツプ検出回路３１で検出され、第２
のスイツチ回路２４の接点ａがオンになり、補正
速度検出信号による制御ループが形成される。こ
のように制御ループの切換が行われても、補正速
度検出信号がフレーム同期信号に実質的に同期し
ているので、制御の乱れは生じない。ギヤツプが
通過して次の情報ブロツクの始端に至ると、始端
信号BOTがギヤツプ検出回路３１で検出され、
第２のスイツチ回路２４の接点ｂがオンになり、
再び水平同期信号による制御ループとなる。この
時、フレーム同期信号に同期した補正速度検出信
号による制御から水平同期信号による制御へ切換
られるので、制御の乱れは殆んど発生せず、迅速
且つ安定的な切換が行われる。Normal playback operation When you operate the play switch on the device shown in Figure 1,
The pickup 3 is positioned at the innermost track of the disk 1 and starts reading signals, which are sent at a constant speed in the radial direction of the disk. At this time, contact a of the first switch circuit 23 is on, and contact b of the second switch circuit 24 is on. As a result, a control loop is formed using the frame synchronization signal, and the motor 2 is controlled so that the frame synchronization signal detected from the disk 1 is in phase with the signal from the reference signal circuit 10. When the frame synchronization signal becomes in phase with its reference signal, a lock detection signal is generated from the frame lock detection circuit 17, which is configured similarly to the phase comparator circuit 9, and a second lock detection signal is generated after a minute delay time.
Contact b of the switch circuit 22 is turned on, a control loop based on the horizontal synchronizing signal is formed, and the disk motor 2 is controlled so that the horizontal synchronizing signal detected from the disk 1 matches its reference signal.
Based on this control state, a normal reproduction output is obtained from line 6. On the other hand, since the frame lock detection signal is supplied to the corrected speed detection signal forming circuit 16, the corrected speed detection signal is obtained based on this. Further, this lock detection signal turns on contact b of the first switch circuit 23. As a result, a standby state is established in which control using the corrected speed detection signal can be performed at any time. When normal playback continues and reaches a gap on disk 1, an information end signal is generated just before that gap.
EOT is detected by the gap detection circuit 31, and the second
Contact a of the switch circuit 24 is turned on, and a control loop based on the corrected speed detection signal is formed. Even if the control loop is switched in this manner, no control disturbance occurs because the corrected speed detection signal is substantially synchronized with the frame synchronization signal. When the gap passes and reaches the start end of the next information block, the start end signal BOT is detected by the gap detection circuit 31,
Contact b of the second switch circuit 24 is turned on,
The control loop is again based on the horizontal synchronization signal. At this time, the control based on the corrected speed detection signal synchronized with the frame synchronization signal is switched to the control based on the horizontal synchronization signal, so that almost no control disturbance occurs, and the switching is performed quickly and stably.

サーチ動作 前述の如く正常再生を行つている時に、サーチ
指令回路３２からサーチ開始信号が発生すると、
第２のスイツチ回路２４の接点ｂがオンになり、
補正速度検出信号による制御ループが形成され
る。また、送り装置４によりピツクアツプ３が高
速で送られる。そして、目標アドレス近くなると
低速送りになり、アドレス信号検出回路（図示せ
ず）に基づいて目標アドレスに至つたことが検出
され、サーチ指令回路３２からサーチ終了信号が
発生し、第２のスイツチ回路２４の接点ｂがオン
になり、水平同期信号による制御ループが形成さ
れる。上述から明らかなようにサーチ期間中に水
平同期信号が得られなくとも、補正速度検出信号
が発生しているのでモータの制御を継続すること
が出来る。そして、サーチ終了後に於いては、フ
レーム同期信号に実質的に同期し且つフレーム同
期信号よりも周波数が高い補正速度検出信号によ
る制御から水平同期信号による制御に切換えられ
るので、制御の乱れのない状態で迅速に切換えを
行うことが出来る。尚、サーチ期間中にフレーム
同期信号を検出してモータを制御する方式がある
が、サーチ期間中にギヤツプがあるとフレーム同
期信号が不可能になり、制御の乱れが生じる。ま
た、フレーム同期信号の制御から水平同期信号の
制御への切換えを迅速に行うことが困難である。
これに対して、本方式によれば、上述の如き問題
が生じない。Search operation When a search start signal is generated from the search command circuit 32 during normal playback as described above,
Contact b of the second switch circuit 24 is turned on,
A control loop is formed using the corrected speed detection signal. Further, the pick-up 3 is sent at high speed by the sending device 4. Then, when the target address approaches, the speed is reduced to low speed, and an address signal detection circuit (not shown) detects that the target address has been reached, and a search end signal is generated from the search command circuit 32, and the second switch circuit Contact b of 24 is turned on, and a control loop based on the horizontal synchronization signal is formed. As is clear from the above, even if the horizontal synchronization signal is not obtained during the search period, the motor control can be continued because the corrected speed detection signal is generated. After the search is completed, the control is switched from control using the corrected speed detection signal, which is substantially synchronized with the frame synchronization signal and has a higher frequency than the frame synchronization signal, to control using the horizontal synchronization signal, so that there is no control disturbance. This allows for quick switching. There is a method of controlling the motor by detecting a frame synchronization signal during the search period, but if there is a gap during the search period, the frame synchronization signal becomes impossible, resulting in control disturbance. Furthermore, it is difficult to quickly switch from frame synchronization signal control to horizontal synchronization signal control.
On the other hand, according to this method, the above-mentioned problem does not occur.

変形例 本発明は上述の実施例に限定されるものでな
く、例えば次の変形例を含むものである。Modifications The present invention is not limited to the above embodiments, but includes, for example, the following modifications.

(1) 正常再生を行う場合に、フレーム同期信号に
よる制御、補正速度検出信号による制御、水平
同期信号による制御の順番に制御ループを切換
えてもよい。(1) When performing normal playback, the control loop may be switched in the following order: control using the frame synchronization signal, control using the corrected speed detection signal, and control using the horizontal synchronization signal.

(2) フレーム同期信号による制御で再生をなし、
ギヤツプ又はサーチ期間を補正速度検出信号で
制御するようにしてもよい。(2) Playback is controlled by a frame synchronization signal,
The gap or search period may be controlled by the corrected speed detection signal.

(3) フレーム同期信号の代りに垂直同期信号を使
用して制御を行つてもよい。(3) Control may be performed using a vertical synchronization signal instead of a frame synchronization signal.

(4) 第１図の第１のスイツチ回路２３を第２図の
フリツプフロツプ４１の出力で制御してもよ
い。(4) The first switch circuit 23 shown in FIG. 1 may be controlled by the output of the flip-flop 41 shown in FIG.

(5) 位相比較回路９，１１，１９の基準信号をテ
レビ信号の基準信号を分離して形成してもよ
い。(5) The reference signals for the phase comparison circuits 9, 11, and 19 may be formed by separating the reference signal of the television signal.

(6) サーチ指令回路３２等をマイクロプロセツサ
で構成してもよい。(6) The search command circuit 32 and the like may be configured with a microprocessor.

(7) ギヤツプ検出回路３１を再生出力が数Ｈ（水
平走査期間）ないことに基づいてギヤツプを検
出する回路としてもよい。(7) The gap detection circuit 31 may be a circuit that detects a gap based on the fact that there is no reproduction output for several H (horizontal scanning periods).

(8) 第７図に示す如く、第１及び第２のデイスク
再生装置５１，５２を共通の基準信号回路５０
から得られる基準信号で制御するようにしても
よい。即ち、第１図の基準信号回路１０，１
２，２０を複数台のデイスク再生装置５１，５
２で共用してもよい。これにより、ギヤツプ又
はサーチに無関係に同期運転を行うことが出来
る。(8) As shown in FIG. 7, the first and second disk playback devices 51 and 52 are connected to a common reference signal circuit 50.
The control may be performed using a reference signal obtained from That is, the reference signal circuit 10, 1 of FIG.
2, 20 to a plurality of disk playback devices 51, 5
It may be shared by two. Thereby, synchronous operation can be performed regardless of gap or search.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例に係わるデイスク再生
装置を示すブロツク図、第２図は第１図の補正速
度検出信号形成回路を示すブロツク図、第３図は
第１図の位相比較回路を示す回路図、第４図は第
１図のデイスクを説明的に示す平面図、第５図は
第１図の基準信号回路の出力を示す波形図、第６
図は第２図のＡ〜Ｇ点の状態を示す波形図、第７
図は変形例の再生方式を示すブロツク図である。 １……デイスク、２……デイスク駆動モータ、
３……ピツクアツプ、４……送り装置、５……信
号処理回路、７……フレーム同期信号検出回路、
８……水平同期信号検出回路、９……フレーム同
期信号用位相比較回路、１０……フレーム同期信
号用基準信号回路、１１……水平同期信号用位相
比較回路、１２……水平同期信号用基準信号回
路、１３……モータ回転速度検出器、１６……補
正速度検出信号形成回路、１７……フレームロツ
ク検出回路、１９……速度検出信号用位相比較回
路、２０……速度検出信号基準信号回路、２１…
…モータ駆動回路、２２……スイツチ回路。 FIG. 1 is a block diagram showing a disc playback device according to an embodiment of the present invention, FIG. 2 is a block diagram showing the corrected speed detection signal forming circuit of FIG. 1, and FIG. 3 is a block diagram showing the phase comparator circuit of FIG. 1. 4 is a plan view illustrating the disk of FIG. 1, FIG. 5 is a waveform diagram showing the output of the reference signal circuit of FIG. 1, and FIG.
The figure is a waveform diagram showing the states of points A to G in Figure 2.
The figure is a block diagram showing a modified example of the reproduction method. 1... Disc, 2... Disc drive motor,
3...Pickup, 4...Sending device, 5...Signal processing circuit, 7...Frame synchronization signal detection circuit,
8...Horizontal synchronization signal detection circuit, 9...Phase comparison circuit for frame synchronization signal, 10...Reference signal circuit for frame synchronization signal, 11...Phase comparison circuit for horizontal synchronization signal, 12...Reference for horizontal synchronization signal Signal circuit, 13...Motor rotation speed detector, 16...Corrected speed detection signal forming circuit, 17...Frame lock detection circuit, 19...Speed detection signal phase comparison circuit, 20...Speed detection signal reference signal circuit , 21...
...Motor drive circuit, 22...Switch circuit.

Claims (1)

【特許請求の範囲】 １ 同期信号と情報信号とから成る複合信号が記
録されているデイスクを回転するためのデイスク
駆動モータと、 前記デイスクから前記複合信号を検出するため
のピツクアツプと、 前記ピツクアツプと前記デイスクとの間に前記
デイスクの半径方向の相対的送りを与えるための
送り装置と、 前記ピツクアツプの出力に基づいて前記同期信
号を検出する同期信号検出回路と、 前記同期信号検出回路で検出された前記同期信
号と同期信号用基準信号との位相差に対応した出
力電圧を発生する同期信号用位相比較回路と、 前記モータの回転に対応した速度検出信号を周
波数信号の形式で発生するモータ回転速度検出器
と、 前記回転速度検出器から得られる前記速度検出
信号を前記同期信号検出回路から得られる前記同
期信号に実質的に同期させるように補正した補正
速度検出信号を形成する補正速度検出信号形成回
路と、 前記同期信号用基準信号に同期している速度検
出信号用基準信号と前記補正速度検出信号形成回
路から得られる前記補正速度検出信号との位相差
に対応した出力電圧を発生する速度検出信号用位
相比較回路と、 前記同期信号検出回路から前記同期信号を得る
ことが可能な期間又は前記同期信号を得ることが
不可能になる恐れのない期間には前記同期信号用
位相比較回路の出力を選択し、前記同期信号を得
ることが不可能な期間又は不可能になる恐れのあ
る期間には前記速度検出信号用位相比較回路の出
力を選択するスイツチ回路と、 前記スイツチ回路で前記同期信号用位相比較回
路の出力が選択された時には該出力に基づいて前
記同期信号と前記同期信号用基準信号との位相差
を零にするように前記モータを駆動し、前記スイ
ツチ回路で前記速度検出用位相比較回路の出力が
選択された時には該出力に基づいて前記補正速度
検出信号と前記速度検出信号用基準信号との位相
差を零にするように前記モータを駆動するモータ
駆動回路と、 を具備したデイスク再生装置。 ２ 前記同期信号検出回路はフレーム同期信号検
出回路と水平同期信号検出回路とであり、 前記同期信号用位相比較回路はフレーム信号用
基準信号と前記フレーム同期信号との位相差に対
応した出力電圧を発生するフレーム同期信号用位
相比較回路と、前記フレーム信号用基準信号に同
期した水平同期信号用基準信号と前記水平同期信
号との位相差に対応した電圧を発生する水平同期
信号用位相比較回路とから成るものであり、 前記補正速度検出信号形成回路は前記速度検出
信号を前記フレーム同期信号に実質的に同期させ
た補正速度検出信号を形成する回路であり、 前記スイツチ回路は前記モータの回転の初期に
於いて前記フレーム信号用位相比較回路を前記モ
ータ駆動回路に接続し、前記フレーム信号が前記
フレーム信号用基準信号に同期した後に前記水平
同期信号用位相比較回路を前記モータ駆動回路に
接続し、前記水平同期信号検出回路から前記水平
同期信号を得ることが不可能になる期間に前記速
度検出信号用位相比較回路を前記モータ駆動回路
に接続する回路である特許請求の範囲第１項記載
のデイスク再生装置。 ３ 前記補正速度検出信号形成回路は前記速度検
出信号と前記同期信号との位相差を記憶し、この
記憶された位相差に基づいて前記速度検出信号を
補正して補正速度検出信号を発生する回路である
特許請求の範囲第１項記載のデイスク再生装置。[Claims] 1. A disk drive motor for rotating a disk on which a composite signal consisting of a synchronization signal and an information signal is recorded, a pick-up for detecting the composite signal from the disk, and the pickup. a feeding device for giving a relative feed in the radial direction of the disk to the disk; a sync signal detection circuit for detecting the sync signal based on the output of the pickup; and a sync signal detection circuit for detecting the sync signal based on the output of the pickup; a synchronizing signal phase comparator circuit that generates an output voltage corresponding to the phase difference between the synchronizing signal and a synchronizing signal reference signal; and a motor rotation circuit that generates a speed detection signal in the form of a frequency signal corresponding to the rotation of the motor. a speed detector; and a corrected speed detection signal forming a corrected speed detection signal corrected to substantially synchronize the speed detection signal obtained from the rotational speed detector with the synchronization signal obtained from the synchronization signal detection circuit. a speed detection signal forming circuit, and a speed at which an output voltage is generated corresponding to a phase difference between a speed detection signal reference signal synchronized with the synchronization signal reference signal and the corrected speed detection signal obtained from the corrected speed detection signal forming circuit. a phase comparison circuit for a detection signal; a switch circuit that selects an output of the speed detection signal phase comparison circuit during a period in which it is impossible to obtain the synchronization signal or a period in which it is likely to become impossible to obtain the synchronization signal; When the output of the signal phase comparison circuit is selected, the motor is driven based on the output so as to make the phase difference between the synchronization signal and the reference signal for synchronization signal zero, and the speed is detected by the switch circuit. a motor drive circuit that drives the motor so as to make the phase difference between the corrected speed detection signal and the speed detection signal reference signal zero based on the output when the output of the speed detection signal reference signal is selected; Equipped with a disc playback device. 2. The synchronization signal detection circuit includes a frame synchronization signal detection circuit and a horizontal synchronization signal detection circuit, and the synchronization signal phase comparison circuit detects an output voltage corresponding to a phase difference between the frame signal reference signal and the frame synchronization signal. a phase comparison circuit for a frame synchronization signal to be generated, and a phase comparison circuit for a horizontal synchronization signal to generate a voltage corresponding to a phase difference between a reference signal for a horizontal synchronization signal synchronized with the reference signal for the frame signal and the horizontal synchronization signal; The corrected speed detection signal forming circuit is a circuit for forming a corrected speed detection signal in which the speed detection signal is substantially synchronized with the frame synchronization signal, and the switch circuit is a circuit for forming a corrected speed detection signal in which the speed detection signal is substantially synchronized with the frame synchronization signal. Initially, the frame signal phase comparison circuit is connected to the motor drive circuit, and after the frame signal is synchronized with the frame signal reference signal, the horizontal synchronization signal phase comparison circuit is connected to the motor drive circuit. , wherein the speed detection signal phase comparison circuit is connected to the motor drive circuit during a period in which it is impossible to obtain the horizontal synchronization signal from the horizontal synchronization signal detection circuit. Disc playback device. 3. The corrected speed detection signal forming circuit is a circuit that stores a phase difference between the speed detection signal and the synchronization signal, and corrects the speed detection signal based on the stored phase difference to generate a corrected speed detection signal. A disc playback device according to claim 1.
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