JPS6341277B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は光学式ビデオデイスクプレーヤ等のデ
イスク再生装置に関し、更に詳細には、トラツク
のギヤツプ又はサーチ等の後に於けるモータ制御
を迅速に正常にすることが可能なデイスク再生装
置に関する。

従来技術 通常のビデオデイスクには全トラツク区間に複
合ビデオ信号が連続的に記録されているので、全
期間で垂直同期信号又はフレーム同期信号及び水
平同期信号を得ることが出来る。従つて、全期間
に渡つて同期信号でデイスクモータを制御するこ
とが可能になる。ところが、業務用等のデイスク
に於いては連続的に記録せず、情報ブロツク相互
間にギヤツプを設ける場合がある。このようにギ
ヤツプを有する場合には、再生出力から同期信号
を検出することが不可能になる。従つて、第１の
情報ブロツクの再生に継続させて第２の情報ブロ
ツクの再生を行うと、ギヤツプ区間で同期が外
れ、第２の情報ブロツクの再生開始を円滑且つ迅
速に行うことが困難になる。

一方、デイスクから得られる同期信号を利用せ
ずにデイスクモータの回転速度検出に基づいてデ
イスクモータを定速制御することが考えられる。
しかし、外部の同期信号とデイスクから得られる
同期信号とを同期させて再生出力を得ることが不
可能になる。従つて、デイスクから得られる同期
信号を利用してデイスクモータを制御することが
望ましい。

また、ピツクアツプを高速でデイスクの半径方
向に送つて所望番地をサーチする場合には水平同
期信号を検出することが不可能になり、デイスク
モータの制御を検出可能なフレーム同期信号又は
垂直同期信号に基づいて行わなければならなかつ
た。ところが、ピツクアツプが早送りされる区間
にギヤツプがあれば、フレーム同期信号又は垂直
同期信号を検出することが不可能になつて同期が
外れるために、サーチ終了後に再び同期をかけ直
す必要があつた。

発明の目的 そこで、本発明の目的はギヤツプ又は何んらか
の理由で同期信号の検出が不可能な期間が生じて
も、この期間の後に正常再生を迅速且つ安定的に
開始することが出来るデイスク再生装置を提供す
ることにある。

発明の構成 上記目的を達成するための本発明は、同期信号
と情報信号とから成る複合信号が記録されている
デイスクを回転するためのデイスク駆動モータ
と、前記デイスクから前記複合信号を検出するた
めのピツクアツプと、前記ピツクアツプと前記デ
イスクとの間に前記デイスクの半径方向の相対的
送りを与えるための送り装置と、前記ピツクアツ
プの出力に基づいて前記同期信号を検出する同期
信号検出回路と、前記同期信号検出回路で検出さ
れた前記同期信号と同期信号用基準信号との位相
差に対応した出力電圧を発生する同期信号用位相
比較回路と、前記モータの回転に対応した速度検
出信号を周波数信号の形式で発生するモータ回転
速度検出器と、前記回転速度検出器から得られる
前記速度検出信号を前記同期信号検出回路から得
られる前記同期信号に実質的に同期させるように
補正した補正速度検出信号を形成する補正速度検
出信号形成回路と、前記同期信号用基準信号に同
期している速度検出信号用基準信号と前記補正速
度検出信号形成回路から得られる前記補正速度検
出信号との位相差に対応した出力電圧を発生する
速度検出信号用位相比較回路と、前記同期信号検
出回路から前記同期信号を得ることが可能な期間
又は前記同期信号を得ることが不可能になる恐れ
のない期間には前記同期信号用位相比較回路の出
力を選択し、前記同期信号を得ることが不可能な
期間又は不可能になる恐れのある期間には前記速
度検出信号用位相比較回路の出力を選択するスイ
ツチ回路と、前記スイツチ回路で前記同期信号用
位相比較回路の出力が選択された時には該出力に
基づいて前記同期信号と前記同期信号用基準信号
との位相差を零にするように前記モータを駆動
し、前記スイツチ回路で前記速度検出用位相比較
回路の出力が選択された時には該出力に基づいて
前記補正速度検出信号と前記速度検出信号用基準
信号との位相差を零にするように前記モータを駆
動するモータ駆動回路とを具備したデイスク再生
装置に係わるものである。

発明の効果 上記本発明によれば、同期信号に実質的に同期
した補正速度検出信号を形成する回路を設け、同
期信号を得ることが不可能な期間又は不可能にな
る恐れのある期間に補正速度検出信号に基づいて
デイスクモータを制御するので、同期信号の欠落
に無関係に実質的に同期駆動を継続することが可
能になり、ギヤツプ後又はサーチ後等に於いて円
滑且つ迅速な再生の開始が可能になる。

実施例 次に図面を参照して本発明の実施例に係わる光
学式デイスク再生装置について述べる。本発明の
実施例に係わるデイスク再生装置を示す第１図に
於いて、１は光学式再生用ビデオデイスクであ
り、ビデオ信号と同期信号とから成る複合ビデオ
信号が光学ピツトの形式で渦巻状トラツク形態に
記録されたものであり、且つ第４図で斜線を付し
て説明的に示す如く、第１、第２、及び第３の情
報ブロツクａ，ｂ，ｃがギヤツプG₁，G₂を有し
て不連続に記録されたものである。尚このデイス
ク１にはトラツク１周で１フレームのビデオ信号
が記録されているので、180度間隔で垂直同期信
号が記録され、且つフレーム同期信号Ｆがデイス
ク１の半径方向に伸びる１直線上に配列されるよ
うに垂直帰線消去期間に記録され、且つ各情報ブ
ロツクａ，ｂ，ｃの始まりに始端信号BOTが記
録され、各情報ブロツクａ，ｂ，ｃの終りに終端
信号EOTが記録されている。

第１図で２はデイスク駆動モータであり、この
実施例ではデイスクを定速駆動するものである。
３はデイスク１に光ビームを投射し、ピツトに対
応した反射光を光電変換器で検出して複合ビデオ
信号を読み取るための光学式ピツクアツプであ
る。４は半径方向の送り装置であり、ピツクアツ
プ３をデイスク１の半径方向に送るように構成さ
れている。尚、正常送りの場合にはピツクアツプ
３を低速で送り、サーチ等の早送りの場合には高
速で送るように構成されている。５はピツクアツ
プ３に結合された信号処理回路であり、増幅器、
復調回路等を含んでピツトによつてFM記録され
ていた複合ビデオ信号を例えばNTSC方式のビデ
オ信号にするものであり、ライン６に再生出力を
送出する回路である。

７は信号処理回路５に結合されたフレーム同期
信号検出回路であり、デイスク１の１回転に１パ
ルスの割合で垂直帰線消去期間に記録されている
フレーム同期信号Ｆを複合ビデオ信号から分離し
て検出する回路である。８は水平同期信号検出回
路であり、信号処理回路５から得られる複合ビデ
オ信号から水平同期信号を分離して検出する回路
である。

９はフレーム同期信号用位相比較回路であつ
て、フレーム同期信号検出回路７から得られるフ
レーム同期信号とフレーム同期信号用基準信号回
路１０から得られるフレーム同期信号用基準信号
との位相差に対応した出力電圧を発生する回路で
ある。従つて、この比較回路９は位相−電圧変換
器と呼ぶことも可能である。尚、フレーム同期信
号用基準信号は30Hzの信号であり、フレーム同期
信号も正常時には30Hzである。

１１は水平同期信号用位相比較回路であり、水
平同期信号検出回路８から得られる例えば15734
Hzの水平同期信号と水平同期信号用基準信号回路
１２から得られる15734Hzの水平同期信号用基準
信号との位相差に対応した出力電圧を発生する回
路である。従つて、この位相比較回路１１を位相
−電圧変換器と呼ぶことも可能である。

１３はモータ回転速度検出器であつて、例えば
モータ２に結合した歯車形の回転円板１４と磁気
ピツクアツプ１５とを含み、モータ２の回転速度
に応じた速度検出信号を周波数信号の形式で発生
するものである。尚図示は省略されているがピツ
クアツプ１５には波形整形回路が結合されてお
り、モータ２の１回転で60パルスを発生するよう
に構成されている。即ち、1800Hzの周波数信号を
発生するように形成されている。

１６は補正速度検出信号形成回路であつて、速
度検出器１３から得られる速度検出信号をフレー
ム同期信号検出回路７から得られる正常時のフレ
ーム同期信号に実質的に同期するように補正した
補正速度検出信号を形成する回路である。

１７はフレームロツク検出回路であり、フレー
ム同期信号検出回路７から得られるフレーム同期
信号と基準信号との周波数比較に基づいてフレー
ム同期信号が30Hzの周波数で得られる同期状態即
ちフレームロツク状態になつたことを検出する。
尚フレーム同期信号による制御がロツクされてい
る状態でのフレーム同期信号に基づいて速度検出
信号を補正するために、フレーム同期信号検出回
路７の出力ラインとフレームロツク検出回路１７
の出力ラインとが補正速度検出信号形成回路１６
に接続されている。

１９は速度検出信号用位相比較回路であり、補
正速度検出信号形成回路１６から得られる補正速
度検出信号と速度検出信号用基準信号回路２０か
ら得れる1800Hzの速度検出信号用基準信号との位
相差に対応した出力電圧を発生するものである。
従つて、この位相比較回路１９を位相−電圧変換
回路と呼ぶことも出来る。

２１はモータ駆動回路であり、位相比較回路
９，１１，１９から得られる出力電圧と基準電圧
とを比較して出力する差動増幅器及びモータ駆動
増幅器等を含んで、フレーム同期信号とフレーム
同期信号用基準信号との位相差を零にするように
モータ２を駆動するか、又は水平同期信号と水平
同期信号用基準信号との位相差を零にするように
モータ２を駆動するか、又は補正速度検出信号と
速度検出信号用基準信号との位相差を零にするよ
うにモータ２を駆動する回路である。

２２はスイツチ回路であつて、３つの位相比較
回路９，１１，１９の出力を選択してモータ駆動
回路２１に送るものであり、フレーム同期信号用
位相比較回路９の出力と速度検出用位相比較回路
１０の出力とのいずれかを選択する第１のスイツ
チ回路２３と、この第１のスイツチ回路２３で選
択した出力と水平同期信号用位相比較回路１１の
出力とのいずれかを選択する第２のスイツチ回路
２４とを含む。第１のスイツチ回路２３は再生を
開始してフレームロツクが検出され且つ水平ロツ
クが完了するまでの一定微小時間が経過するまで
はフレーム信号用位相比較回路９の出力を伝送す
る接点ａを有し、且つ再生を開始してフレームロ
ツクが検出されてから一定時間経過した後には速
度検出信号用位相比較回路１９の出力を伝送する
接点ｂを有する。そして、この制御を行うため
に、フレームロツク検出回路１７の出力ラインに
遅延回路２５を介して保持回路２６が接続され、
保持回路２６の出力が高レベルの時にスイツチ回
路２３の接点ｂがオンになり、低レベルの時に接
点ａがオンになるように構成されている。尚遅延
回路２５はフレームロツク検出から水平同期信号
のロツク状態が成立するまでの極めて短い遅延を
与える回路である。また保持回路２６はフリツプ
フロツプから成り、再生関始でリセツトされて低
レベル出力となり、スイツチ回路２３の接点ａを
オンになし、遅延回路２５から得られる遅延フレ
ームロツク信号でセツトされて接点ｂをオンにな
すように構成されている。

第２のスイツチ回路２４は水平同期信号でモー
タ制御を行う期間のみ接点ｂがオンになり、その
他の期間は接点ａがオンになる。このような動作
をなすために、フレーム同期信号検出回路１７の
出力ラインに微小遅延時間を与える遅延回路２７
が設けられ、フレームロツク検出信号が僅かな遅
延を有してORゲート２８を介してフリツプフロ
ツプ２９のセツト端子に供給され、フリツプフロ
ツプ２９のＱ出力が高レベルの時に第２のスイツ
チ回路２４の接点ｂがオンになるように構成され
ている。従つて、再生を開始してフレームロツク
検出信号が発生すると、微小時間後に水平同期信
号用位相比較器１１がモータ駆動回路２１に接続
される。フリツプフロツプ２９のリセツト端子に
はORゲート３０を介してギヤツプ検出回路３１
とサーチ指令回路３２とが接続されている。ギヤ
ツプ検出回路３１は第４図に示すデイスク１のギ
ヤツプG₁又はG₂の始まり及び終りを、情報ブロ
ツク又は終端信号EOTと始端信号BOTとに基づ
いて検出するものである。即ち、垂直帰線消去期
間にデジタル形式で記録されている終端信号及び
始端信号を検出し、ライン３３に情報終端信号を
送出し、ライン３４に情報始端信号を送出するも
のである。サーチ指令回路３２はサーチ開始信号
をライン３５に送出し、サーチ終了信号をライン
３６に送出するものである。従つて、正常再生で
ギヤツプが検出された時、又はサーチ指令信号が
発生して高速送り状態となるとフリツプフロツプ
２９はリセツトされて第２のスイツチ回路２４の
接点ａがオンになる。そして、ギヤツプの終了が
情報始端信号に基づいて検出された時又はサーチ
終了信号が発生すると、フリツプフロツプ２９が
リセツトされ、第２のスイツチ回路２４の接点ｂ
がオンになる。尚フリツプフロツプ２９には再生
開始にリセツト信号が与えられる。

次に、補正速度検出信号形成回路１６を第２図
及び第６図を参照して説明する。第２図の速度検
出器１３は第６図Ａに示すデユテイ比50％の矩形
波出力をモータ２の速度に応じて発生する。第６
図ではモータ２の駆動開始時の状態を示している
ので、初期には一定の周期で速度検出信号が発生
していないが、モータ２が所定回転速度になる
と、モータ１回転で60パルスを発生する。即ち、
モータ２は1800rpmで回転されるので、1800Hz
（555.5μsec周期）の速度検出周波数信号が発生す
る。速度検出信号は波形整形回路３６ａで第６図
Ｂに示すパルス幅の一定の周波数信号に波形整形
される。

３７はパルス発生回路であり、クロツクパルス
を作るためにサブキヤリアの3.58MHzのパルスを
送出する回路である。３８は1/8分周器であり、
パルス発生回路３７の3.58MHzを1/8に分周して
447.5kHzのクロツクパルスを得るものである。３
９は速度検出信号とフレーム同期信号との位相差
を記憶するための８ビツトカウンタである。この
カウンタ３９をフレーム同期信号、フレームロツ
ク検出信号、速度検出信号、クロツクパルスに基
づいて制御するために、遅延回路４０、フリツプ
フロツプ４１，４２、ANDゲート４３、インヒ
ビツトANDゲート４４，４５，４６が設けられ
ている。

再生を開始すると、デイスクが回転し、フレー
ム同期信号検出回路７から第６図Ｅに示すフレー
ム同期信号が１回転１パルスの割合で発生する。
しかし、フレーム同期信号検出回路７に結合され
たANDゲート４３は起動時に阻止（オフ）状態
であるので、次段のフリツプフロツプ４２はセツ
トされない。ANDゲート４３のもう一方の入力
はフリツプフロツプ４１と遅延回路４０とを介し
てフレームロツク検出回路１７に結合されている
ので、第６図Ｄで点線で示す如くt₈時点でフレー
ムロツク検出信号が発生し、これがT_Dの遅延を
有してt₁₁時点でフリツプフロツプ４１にセツト
信号として入力し、このフリツプフロツプ４１の
Ｑ出力が高レベルになるまではフレーム信号は
ANDゲート４３から出力されない。t₁₁時点で遅
延フレームロツク信号が発生し、フリツプフロツ
プ４１がセツトされると、t₁₂時点で発生する第
６図Ｅのフレーム信号はANDゲート４３を通過
し、フリツプフロツプ４２をセツトする。従つ
て、フリツプフロツプ４２のＱ出力はフレーム同
期信号が発生するt₁₂時点で低レベルから高レベ
ルになり、インヒビツトANDゲート４４，４５，
４６は禁止状態となる。

カウンタ３９のクロツク入力端子CKは分周器
３８にゲート４５を介して接続され、カウンタ３
９のセツト端子Ｓはゲート４４を介して波形整形
回路３６ａに接続され、カウンタ３９のリセツト
端子Ｒはゲート４６を介して波形整形回路３６ａ
に接続され、セツト端子Ｓが低レベルの時にクロ
ツクパルスの入力が可能になり、リセツト端子が
高レベルの時にリセツトされるように構成されて
いる。第２図の回路に於いて、フレームロツク信
号がt₈時点で発生し、制御系が安定したt₁₁A時点
で遅延フレームロツク信号が発生した後の最初の
フレーム同期信号でフリツプフロツプ４２がセツ
トされるt₁₂時点以前ではインヒビツトANDゲー
ト４４，４５，４６が信号伝送状態にあるので、
８ビツトカウンタ３９は第６図Ｂの波形整形信号
の高レベルによつてリセツトされ、次の低レベル
期間に分周器３８のクロツクパルスを読み込み、
第６図Ｃに説明的に示すような計数を繰返す。従
つてt₁₂時点でフレーム同期信号が発生する直前
のt₉〜t₁₀時点に於いても、第６図Ｂの波形整形信
号が高レベルになるので、インヒビツトANDゲ
ート４６の出力でメモリ用カウンタ３９がリセツ
トされる。そして、波形整形出力がt₁₀時点で低
レベルになると、カウンタ３９がインヒビツト
ANDゲート４４の低レベル出力でセツト状態に
制御され、分周器３８のクロツクパルスの計数を
開始する。しかる後、t₁₂時点でフレーム同期信
号が第６図Ｅに示す如く発生すると、フリツプフ
ロツプ４２がセツトされ、このＱ出力が高レベル
になる。従つて、インヒビツトANDゲート４４，
４５，４６は禁止状態となり、メモリ用カウンタ
３９のカウント動作が停止する。これにより、
t₁₀〜t₁₂の期間T_Aのクロツクパルス数がカウンタ
３９に記憶される。

４７は８ビツトのアツプ・ダウンカウンタであ
つて、そのプリセツト端子がメモリ用カウンタ３
９に接続され、そのダウン入力端子４８が分周器
３８の出力に結合され、そのロード端子４９が波
形整形回路３６ａの出力に結合されている。ロー
ド端子４９は第６図Ｂに示す波形整形回路３６ａ
の出力の高レベルに応答してメモリ用カウンタ３
７の記憶カウント値N_Aをアツプダウンカウンタ
４７にプリセツトさせる機能を有する。従つて、
第６図のt₁₃〜t₁₄期間にアツプ・ダウンカウンタ
４７にメモリ用カウンタ３９のカウント値N_Aが
書き込まれる。ロード端子４９の信号が低レベル
になると、ダウンカウント状態となり、アツプ・
ダウンカウンタ４７はプリセツトされたカウント
値N_Aを順次に減少させるように分周器３８のク
ロツクパルスを取り込む。これにより、アツプ・
ダウンカウント４７のカウント値は波形整形パル
スの立下り時点t₁₄から時間T_Aだけ経過した時点
t₁₅で零カウントとなり、ボロー出力が第６図Ｇ
に示すように得られる。即ち、零カウント時にク
ロツク幅の1/2の出力パルスが得られる。このよ
うな動作は波形整形パルスが発生する毎に得られ
る。第６図Ｇに示す補正速度検出信号は、第６図
Ｂの波形整形された速度検出信号の位相をT_Aだ
けシフトしたものであり、結局、t₁₂時点のフレ
ーム同期信号を基準にして周期Ｔで発生する1800
Hzの周波数信号である。

第１図に於ける３つの位相比較回路９，１１，
１９はいずれもサンプル・ホールド型の位相比較
回路であり、いずれも第３図に原理的に示すよう
に構成されている。即ち基準信号を微分する微分
回路DF₁、微分パルスでオンするトランジスタQ₁
と、定電流源Ｉと、定電流源Ｉから供給される電
流で充電されて傾斜電圧を発生し、トランジスタ
Q₁のオンで放電するコンデンサC₁、サンプリン
グスイツチSWがオンの期間に於けるコンデンサ
C₁の電圧をホールドするコンデンサC₂と、検出
したフレーム同期信号又は水平同期信号又は補正
速度検出信号を微分してサンプリングスイツチ
SWをオンにする微分回路DF₂と、コンデンサC₂
の電圧を出力する電界効果トランジスタFETと
を含み、基準信号と検出された周波数信号との位
相差に対応した直流電圧を出力する。

第５図Ａはフレーム同期信号用基準信号回路１
０から供給する基準信号を示し、第５図Ｂは水平
同期信号用基準信号回路１２から供給する基準信
号を示し、第５図Ｃは速度検出信号用基準信号回
路２０から供給する基準信号を示す。第１図から
明らかなように、３つの基準信号回路１０，１
２，２０は、共通のクロツク信号発生回路１８に
結合され、第５図に示す如くＡのフレーム同期信
号用基準信号の立上り時点t₁及びt₂にＢの水平同
期信号用基準信号の立上り時点及びＣの速度検出
信号用基準信号の立上り時点が一致するように各
基準信号が同期をとつて発生する。

正常再生動作 第１図の装置でプレイスイツチを操作すると、
ピツクアツプ３はデイスク１の最内周トラツクに
位置して信号の読み取りを開始し、一定速度でデ
イスク半径方向に送られる。尚この時第１のスイ
ツチ回路２３の接点ａがオン、第２のスイツチ回
路２４の接点ｂがオンになつている。これによ
り、フレーム同期信号による制御ループが形成さ
れ、デイスク１から検出されたフレーム同期信号
が基準信号回路１０の信号と同相になるようにモ
ータ２が制御される。フレーム同期信号がその基
準信号と同相になると、位相比較回路９と同様に
構成されているフレームロツク検出回路１７から
ロツク検出信号が発生し、微小遅延時間後に第２
のスイツチ回路２２の接点ｂがオンになり、水平
同期信号による制御ループが形成され、デイスク
モータ２はデイスク１から検出された水平同期信
号がその基準信号と一致するように制御される。
そして、この制御状態に基づいてライン６から正
常再生出力が得られる。一方、フレームロツク検
出信号は補正速度検出信号形成回路１６に供給さ
れるので、これに基づいて補正速度検出信号が得
られる。また、このロツク検出信号は第１のスイ
ツチ回路２３の接点ｂをオンにする。これによ
り、何時でも補正速度検出信号による制御が可能
な待機状態となる。正常再生を継続してデイスク
１のギヤツプに至ると、その直前で情報終端信号
EOTがギヤツプ検出回路３１で検出され、第２
のスイツチ回路２４の接点ａがオンになり、補正
速度検出信号による制御ループが形成される。こ
のように制御ループの切換が行われても、補正速
度検出信号がフレーム同期信号に実質的に同期し
ているので、制御の乱れは生じない。ギヤツプが
通過して次の情報ブロツクの始端に至ると、始端
信号BOTがギヤツプ検出回路３１で検出され、
第２のスイツチ回路２４の接点ｂがオンになり、
再び水平同期信号による制御ループとなる。この
時、フレーム同期信号に同期した補正速度検出信
号による制御から水平同期信号による制御へ切換
られるので、制御の乱れは殆んど発生せず、迅速
且つ安定的な切換が行われる。

サーチ動作 前述の如く正常再生を行つている時に、サーチ
指令回路３２からサーチ開始信号が発生すると、
第２のスイツチ回路２４の接点ｂがオンになり、
補正速度検出信号による制御ループが形成され
る。また、送り装置４によりピツクアツプ３が高
速で送られる。そして、目標アドレス近くなると
低速送りになり、アドレス信号検出回路（図示せ
ず）に基づいて目標アドレスに至つたことが検出
され、サーチ指令回路３２からサーチ終了信号が
発生し、第２のスイツチ回路２４の接点ｂがオン
になり、水平同期信号による制御ループが形成さ
れる。上述から明らかなようにサーチ期間中に水
平同期信号が得られなくとも、補正速度検出信号
が発生しているのでモータの制御を継続すること
が出来る。そして、サーチ終了後に於いては、フ
レーム同期信号に実質的に同期し且つフレーム同
期信号よりも周波数が高い補正速度検出信号によ
る制御から水平同期信号による制御に切換えられ
るので、制御の乱れのない状態で迅速に切換えを
行うことが出来る。尚、サーチ期間中にフレーム
同期信号を検出してモータを制御する方式がある
が、サーチ期間中にギヤツプがあるとフレーム同
期信号が不可能になり、制御の乱れが生じる。ま
た、フレーム同期信号の制御から水平同期信号の
制御への切換えを迅速に行うことが困難である。
これに対して、本方式によれば、上述の如き問題
が生じない。

変形例 本発明は上述の実施例に限定されるものでな
く、例えば次の変形例を含むものである。

(1) 正常再生を行う場合に、フレーム同期信号に
よる制御、補正速度検出信号による制御、水平
同期信号による制御の順番に制御ループを切換
えてもよい。

(2) フレーム同期信号による制御で再生をなし、
ギヤツプ又はサーチ期間を補正速度検出信号で
制御するようにしてもよい。

(3) フレーム同期信号の代りに垂直同期信号を使
用して制御を行つてもよい。

(4) 第１図の第１のスイツチ回路２３を第２図の
フリツプフロツプ４１の出力で制御してもよ
い。

(5) 位相比較回路９，１１，１９の基準信号をテ
レビ信号の基準信号を分離して形成してもよ
い。

(6) サーチ指令回路３２等をマイクロプロセツサ
で構成してもよい。

(7) ギヤツプ検出回路３１を再生出力が数Ｈ（水
平走査期間）ないことに基づいてギヤツプを検
出する回路としてもよい。

(8) 第７図に示す如く、第１及び第２のデイスク
再生装置５１，５２を共通の基準信号回路５０
から得られる基準信号で制御するようにしても
よい。即ち、第１図の基準信号回路１０，１
２，２０を複数台のデイスク再生装置５１，５
２で共用してもよい。これにより、ギヤツプ又
はサーチに無関係に同期運転を行うことが出来
る。

【図面の簡単な説明】

第１図は本発明の実施例に係わるデイスク再生
装置を示すブロツク図、第２図は第１図の補正速
度検出信号形成回路を示すブロツク図、第３図は
第１図の位相比較回路を示す回路図、第４図は第
１図のデイスクを説明的に示す平面図、第５図は
第１図の基準信号回路の出力を示す波形図、第６
図は第２図のＡ〜Ｇ点の状態を示す波形図、第７
図は変形例の再生方式を示すブロツク図である。 １……デイスク、２……デイスク駆動モータ、
３……ピツクアツプ、４……送り装置、５……信
号処理回路、７……フレーム同期信号検出回路、
８……水平同期信号検出回路、９……フレーム同
期信号用位相比較回路、１０……フレーム同期信
号用基準信号回路、１１……水平同期信号用位相
比較回路、１２……水平同期信号用基準信号回
路、１３……モータ回転速度検出器、１６……補
正速度検出信号形成回路、１７……フレームロツ
ク検出回路、１９……速度検出信号用位相比較回
路、２０……速度検出信号基準信号回路、２１…
…モータ駆動回路、２２……スイツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 同期信号と情報信号とから成る複合信号が記
   録されているデイスクを回転するためのデイスク
   駆動モータと、 前記デイスクから前記複合信号を検出するため
   のピツクアツプと、 前記ピツクアツプと前記デイスクとの間に前記
   デイスクの半径方向の相対的送りを与えるための
   送り装置と、 前記ピツクアツプの出力に基づいて前記同期信
   号を検出する同期信号検出回路と、 前記同期信号検出回路で検出された前記同期信
   号と同期信号用基準信号との位相差に対応した出
   力電圧を発生する同期信号用位相比較回路と、 前記モータの回転に対応した速度検出信号を周
   波数信号の形式で発生するモータ回転速度検出器
   と、 前記回転速度検出器から得られる前記速度検出
   信号を前記同期信号検出回路から得られる前記同
   期信号に実質的に同期させるように補正した補正
   速度検出信号を形成する補正速度検出信号形成回
   路と、 前記同期信号用基準信号に同期している速度検
   出信号用基準信号と前記補正速度検出信号形成回
   路から得られる前記補正速度検出信号との位相差
   に対応した出力電圧を発生する速度検出信号用位
   相比較回路と、 前記同期信号検出回路から前記同期信号を得る
   ことが可能な期間又は前記同期信号を得ることが
   不可能になる恐れのない期間には前記同期信号用
   位相比較回路の出力を選択し、前記同期信号を得
   ることが不可能な期間又は不可能になる恐れのあ
   る期間には前記速度検出信号用位相比較回路の出
   力を選択するスイツチ回路と、 前記スイツチ回路で前記同期信号用位相比較回
   路の出力が選択された時には該出力に基づいて前
   記同期信号と前記同期信号用基準信号との位相差
   を零にするように前記モータを駆動し、前記スイ
   ツチ回路で前記速度検出用位相比較回路の出力が
   選択された時には該出力に基づいて前記補正速度
   検出信号と前記速度検出信号用基準信号との位相
   差を零にするように前記モータを駆動するモータ
   駆動回路と、 を具備したデイスク再生装置。 ２ 前記同期信号検出回路はフレーム同期信号検
   出回路と水平同期信号検出回路とであり、 前記同期信号用位相比較回路はフレーム信号用
   基準信号と前記フレーム同期信号との位相差に対
   応した出力電圧を発生するフレーム同期信号用位
   相比較回路と、前記フレーム信号用基準信号に同
   期した水平同期信号用基準信号と前記水平同期信
   号との位相差に対応した電圧を発生する水平同期
   信号用位相比較回路とから成るものであり、 前記補正速度検出信号形成回路は前記速度検出
   信号を前記フレーム同期信号に実質的に同期させ
   た補正速度検出信号を形成する回路であり、 前記スイツチ回路は前記モータの回転の初期に
   於いて前記フレーム信号用位相比較回路を前記モ
   ータ駆動回路に接続し、前記フレーム信号が前記
   フレーム信号用基準信号に同期した後に前記水平
   同期信号用位相比較回路を前記モータ駆動回路に
   接続し、前記水平同期信号検出回路から前記水平
   同期信号を得ることが不可能になる期間に前記速
   度検出信号用位相比較回路を前記モータ駆動回路
   に接続する回路である特許請求の範囲第１項記載
   のデイスク再生装置。 ３ 前記補正速度検出信号形成回路は前記速度検
   出信号と前記同期信号との位相差を記憶し、この
   記憶された位相差に基づいて前記速度検出信号を
   補正して補正速度検出信号を発生する回路である
   特許請求の範囲第１項記載のデイスク再生装置。