JPS6336686Y2 - - Google Patents
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- JPS6336686Y2 JPS6336686Y2 JP1982062579U JP6257982U JPS6336686Y2 JP S6336686 Y2 JPS6336686 Y2 JP S6336686Y2 JP 1982062579 U JP1982062579 U JP 1982062579U JP 6257982 U JP6257982 U JP 6257982U JP S6336686 Y2 JPS6336686 Y2 JP S6336686Y2
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-
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Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案はIC素子を搭載する気密封止形半導体
装置に係り、特に高密度集積回路を収容するIC
素子に正又は逆バイアス電位を配設するに有効な
パツケージ構造の改良に関する。
装置に係り、特に高密度集積回路を収容するIC
素子に正又は逆バイアス電位を配設するに有効な
パツケージ構造の改良に関する。
(b) 技術の背景
通常の半導体パツケージ構造として、多連リー
ドフレームに半導体素子をワイヤ方式で組込み、
トランスフアモールド成形する樹脂封止形パツケ
ージがあり、これに対し高密度集積回路を収容す
るメモリIC等の特殊メモリは信頼性及び多ピン
構成の有利性からハーメチツクシール構造のセラ
ミツクデイツプ形或は内部にリードフレームを用
い、低融点ガラスで封止するサーデイツプ形の気
密封止形パツケージが多用されている。
ドフレームに半導体素子をワイヤ方式で組込み、
トランスフアモールド成形する樹脂封止形パツケ
ージがあり、これに対し高密度集積回路を収容す
るメモリIC等の特殊メモリは信頼性及び多ピン
構成の有利性からハーメチツクシール構造のセラ
ミツクデイツプ形或は内部にリードフレームを用
い、低融点ガラスで封止するサーデイツプ形の気
密封止形パツケージが多用されている。
一方微細加工技術の発展に伴い、IC素子が高
密度、高集積化されるに従い、各素子を形成する
不純物拡散層Ｐ，Ｎ領域が互に近接し、より多層
化されるに従い負性特性を生じ、素子特性を劣化
させる所謂寄生効果を生ずる。
密度、高集積化されるに従い、各素子を形成する
不純物拡散層Ｐ，Ｎ領域が互に近接し、より多層
化されるに従い負性特性を生じ、素子特性を劣化
させる所謂寄生効果を生ずる。
このため半導体素子を正又は逆バイアス電位に
接続する回路構成を備えるのが一般的である。
接続する回路構成を備えるのが一般的である。
(c) 従来技術と問題点
高集積回路を収容するIC素子では、能動、受
動素子を同一半導体基板に構成する必要から、
Ｐ，Ｎ領域をなす不純物拡散層の領域分離は困難
となり益々近接する傾向にあり、寄生効果を受け
易い。
動素子を同一半導体基板に構成する必要から、
Ｐ，Ｎ領域をなす不純物拡散層の領域分離は困難
となり益々近接する傾向にあり、寄生効果を受け
易い。
IC素子面に直接バイアス印加用電極を形成で
きない高集積素子構成ではセラミツク基板を多層
化して回路形成するセラミツクデイツプ形パツケ
ージがあるがこの構造は非量産的で高価であるた
め、チツプステージ底面に直接又はターミナルチ
ツプを備えバイアス電位を接続するサーテイプ形
パツケージ構造とする。その具体例を第１図及び
第２図に示す。
きない高集積素子構成ではセラミツク基板を多層
化して回路形成するセラミツクデイツプ形パツケ
ージがあるがこの構造は非量産的で高価であるた
め、チツプステージ底面に直接又はターミナルチ
ツプを備えバイアス電位を接続するサーテイプ形
パツケージ構造とする。その具体例を第１図及び
第２図に示す。
第１図は逆バイアス電位を直接チツプステージ
を介してIC素子に印加する従来例を示すサーデ
イツプ形半導体装置を示す断面図である。
を介してIC素子に印加する従来例を示すサーデ
イツプ形半導体装置を示す断面図である。
第２図はターミナルチツプを介してIC素子に
印加する従来例を示す断面図である。
印加する従来例を示す断面図である。
第１図においてセミラツク基板１の凹部をなす
チツプステージ２にIC素子３を金シリコン
（AuSi）合金で融着固定する。IC素子３に設けた
信号線接続用ボンデングパツドとリードフレーム
６にワイヤ５を順次ボンデング接続し、基板１と
同一材のセラミツクキヤツプ７を低融点ガラス８
で封止するサーデイツプ形半導体装置を形成す
る。基板１のチツプステージ２面に直接ワイヤ５
ａをボンデング接続し逆バイアス電位を印加す
る。この場合チツプステージ２の表面は予じめ金
薄膜が蒸着されており、IC素子３を金合金４で
融着固定に際し、導電性接着材をなす金合金４が
チツプステージ２の表面を拡散し覆うためボンデ
ングができない又は接着強度が不安定となり信頼
性に欠ける等の不都合を生ずる。
チツプステージ２にIC素子３を金シリコン
（AuSi）合金で融着固定する。IC素子３に設けた
信号線接続用ボンデングパツドとリードフレーム
６にワイヤ５を順次ボンデング接続し、基板１と
同一材のセラミツクキヤツプ７を低融点ガラス８
で封止するサーデイツプ形半導体装置を形成す
る。基板１のチツプステージ２面に直接ワイヤ５
ａをボンデング接続し逆バイアス電位を印加す
る。この場合チツプステージ２の表面は予じめ金
薄膜が蒸着されており、IC素子３を金合金４で
融着固定に際し、導電性接着材をなす金合金４が
チツプステージ２の表面を拡散し覆うためボンデ
ングができない又は接着強度が不安定となり信頼
性に欠ける等の不都合を生ずる。
第２図は逆バイアス電位の他の供合構成として
セラミツク基板１に設けたチツプステージ２面に
導電材のターミナルチツプ８を融着固定し、該タ
ーミナルチツプ８とリードフレーム６間にワイヤ
５a′をボンデング接続することによりバイアス電
位はターミナルチツプ８を介してIC素子３に入
力される。
セラミツク基板１に設けたチツプステージ２面に
導電材のターミナルチツプ８を融着固定し、該タ
ーミナルチツプ８とリードフレーム６間にワイヤ
５a′をボンデング接続することによりバイアス電
位はターミナルチツプ８を介してIC素子３に入
力される。
ターミナルチツプ８を予じめ金薄膜層で形成さ
れたチツプステージ２面の所定位置に金合金で融
着固定し、更にIC素子３を同じく融着固定する
が加熱により先に融着したターミナルチツプ８の
接着強度に融響を与え剥離する惧れを生ずる。そ
の上狭隘個所であり作業の制約を受け信頼性を保
ちにくい。
れたチツプステージ２面の所定位置に金合金で融
着固定し、更にIC素子３を同じく融着固定する
が加熱により先に融着したターミナルチツプ８の
接着強度に融響を与え剥離する惧れを生ずる。そ
の上狭隘個所であり作業の制約を受け信頼性を保
ちにくい。
第３図は第２図のセラミツク基板の上面図であ
つてチツプステージ２にそれぞれ搭載されたター
ミナルチツプ８とリード６とワイヤ５，５a′で結
合するボンデング接続を示すものである。
つてチツプステージ２にそれぞれ搭載されたター
ミナルチツプ８とリード６とワイヤ５，５a′で結
合するボンデング接続を示すものである。
（第１図及び第２図の同一符号は同一のものを
示す。） (d) 考案の目的 本考案の目的は上記の欠点に鑑み、接着強度を
十分保持でき逆バイアス電位を印加するに有効な
半導体パツケージ構造を提供するにある。
示す。） (d) 考案の目的 本考案の目的は上記の欠点に鑑み、接着強度を
十分保持でき逆バイアス電位を印加するに有効な
半導体パツケージ構造を提供するにある。
(e) 考案の構成
サーデイツプ形半導体装置であつて、該装置の
耐熱性絶縁基板のチツプステージに円筒状のター
ミナルチツプを埋設することによつて達せられ
る。
耐熱性絶縁基板のチツプステージに円筒状のター
ミナルチツプを埋設することによつて達せられ
る。
(f) 考案の実施例
以下本考案の実施例について図面により詳述す
る。
る。
第４図は本考案の一実施例である半導体装置を
示す断面図である。
示す断面図である。
セラミツク基板１１の凹部をなすチツプステー
ジ１２面にターミナルチツプ１３挿着用の挿入孔
１４を一体形成し、チツプステージ１２面を金蒸
着膜で被覆形成する。
ジ１２面にターミナルチツプ１３挿着用の挿入孔
１４を一体形成し、チツプステージ１２面を金蒸
着膜で被覆形成する。
導電性に優れるベリリウム銅合金又はコーバル
合金でなる導電材を円筒形のチツプ状に形成して
ターミナルチツプ１３となし挿入孔１４に挿着し
金合金１５で融着固定させる。金合金融液はター
ミナルチツプ１３と挿入孔１４の嵌合部間隙に含
浸し、チツプステージ１２面にしつかり固定す
る。IC素子１６を所定位置に金合金１５で固定
する。従来のように個々に固着する必要はなく、
ターミナルチツプ１３は挿入孔１４に挿着され自
立するからIC素子１６を位置決めし、同時に融
着固定が可能となる。
合金でなる導電材を円筒形のチツプ状に形成して
ターミナルチツプ１３となし挿入孔１４に挿着し
金合金１５で融着固定させる。金合金融液はター
ミナルチツプ１３と挿入孔１４の嵌合部間隙に含
浸し、チツプステージ１２面にしつかり固定す
る。IC素子１６を所定位置に金合金１５で固定
する。従来のように個々に固着する必要はなく、
ターミナルチツプ１３は挿入孔１４に挿着され自
立するからIC素子１６を位置決めし、同時に融
着固定が可能となる。
ワイヤボンデングは従来と同様ワイヤ１７，１
７′を図のようにIC素子１６面に設けたボンデン
グパツドとリード１８間及びターミナルチツプ１
３とリード１８′間をそれぞれボンデング接続す
る。
７′を図のようにIC素子１６面に設けたボンデン
グパツドとリード１８間及びターミナルチツプ１
３とリード１８′間をそれぞれボンデング接続す
る。
正又は逆バイアス電位はターミナルチツプ１
３、及びチツプステージ１２面を介してIC素子
１６に印加される。
３、及びチツプステージ１２面を介してIC素子
１６に印加される。
このようにターミナルチツプ１３を埋込むこと
により、より安定した固定構造とすることができ
る。
により、より安定した固定構造とすることができ
る。
第５図は他の実施例である半導体装置を示す図
である。
である。
チツプステージ２２面にターミナルチツプ２３
挿着用の挿入孔２４をセラミツク基板２１の底面
まで貫通させて形成したもので、半導体装置の底
面より半導体特性の一部が測定監視できる利点が
ある。
挿着用の挿入孔２４をセラミツク基板２１の底面
まで貫通させて形成したもので、半導体装置の底
面より半導体特性の一部が測定監視できる利点が
ある。
(g) 考案の効果
以上詳細に説明したように本考案のバイアス印
加用のターミナルチツプを埋込構造とすることに
より、従来に比して接着強度は向上し特性の安定
化が期待できる優れた効果がある。
加用のターミナルチツプを埋込構造とすることに
より、従来に比して接着強度は向上し特性の安定
化が期待できる優れた効果がある。
第１図、第２図は従来例の逆バイアス電位接続
構成をもつ半導体装置を示す断面図。第３図はセ
ラミツク基板のワイヤボンデング構成を示す上面
図、第４図は本考案の一実施例である半導体装置
を示す断面図、第５図は本考案の他の実施例を示
す半導体装置の断面図である。図中１１，２１は
セラミツク基板、１２，２２はチツプステージ、
１３，２３はターミナルチツプ、１４，２４は挿
入孔、１５は金合金、１６は半導体素子、１７，
１７′はワイヤ、１８，１８′はリードを示す。
構成をもつ半導体装置を示す断面図。第３図はセ
ラミツク基板のワイヤボンデング構成を示す上面
図、第４図は本考案の一実施例である半導体装置
を示す断面図、第５図は本考案の他の実施例を示
す半導体装置の断面図である。図中１１，２１は
セラミツク基板、１２，２２はチツプステージ、
１３，２３はターミナルチツプ、１４，２４は挿
入孔、１５は金合金、１６は半導体素子、１７，
１７′はワイヤ、１８，１８′はリードを示す。
Claims (1)
- 外側にリード端子を配設し、耐熱性絶縁基板の
中央凹部に設けたチツプステージにIC素子を装
着し、該基板と同一材又は金属キヤツプでハーメ
チツクシールする気密封止形半導体装置であつ
て、該チツプステージに円筒状のターミナルチツ
プを埋設し、且つ導電性材料で該IC素子とター
ミナルチツプとを電気的に結合してなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982062579U JPS58164240U (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982062579U JPS58164240U (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164240U JPS58164240U (ja) | 1983-11-01 |
| JPS6336686Y2 true JPS6336686Y2 (ja) | 1988-09-28 |
Family
ID=30072727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982062579U Granted JPS58164240U (ja) | 1982-04-28 | 1982-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164240U (ja) |
-
1982
- 1982-04-28 JP JP1982062579U patent/JPS58164240U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58164240U (ja) | 1983-11-01 |
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