JPS6336586B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、通信路とコンピユータとの間でデー
タ通信を行うデータ通信システムに関する。

従来のデータ通信システムの例を第１図で説明
する。第１図は、ループ通信路を用いたコンピユ
ータ・ネツトワークを示している。複数のコンピ
ユータ１相互で、約1000ビツト程度の長さを有す
るデータブロツク（以下、単にパケツトと呼ぶ）
がやりとりされる。通信路２と各コンピユータ１
とは、ステーシヨン４と呼ばれるインタフエース
装置で接続されている。

パケツト５のフオーマツトは、第２図に示すご
とく、受信すべきステーシヨンを指定するための
ステーシヨン・アドレスＡ６と、コンピユータお
よび端末３のいずれかの機器番号を示すためのノ
ード・アドレスＮ８と、そのパケツトをコンピユ
ータ１が受信する場合において、そのコンピユー
タ１の内の仮想的伝送路の出力端を指定するため
のポート・アドレスＰ９とを有する。ステーシヨ
ン４は、通信路２を送られてきたパケツト５を受
信すると、ステーシヨン・アドレス６により、自
ステーシヨンあてかどうかを判別し、自分あてで
あれば、ステーシヨン４内のバツフアに取り込
む。この後、コンピユータ１に割込みをかけ、受
信したパケツトは、コンピユータ１内のプログラ
ム７によりコンピユータ１に取込まれる。

コンピユータ１のプログラム７では、パケツト
５のノード・アドレス８により、コンピユータ１
内のユーザ・プログラムあてのパケツトが、端末
３あてのパケツトかを知る。端末３あてのパケツ
トの場合は、端末３へ送信する。コンピユータ１
内のユーザ・プログラムあての場合は、パケツト
５のポート番号９により、該パケツトをストアす
べきメモリアドレスを定め、そのアドレス位置に
ストアすることにより、該当プログラムに分配す
る。

上記プログラム７の処理は、一般に2000〜8000
ステツプ必要である。

通信路２のスピードが向上し、通信路２を流れ
るパケツト５の数が多くなると、コンピユータ１
でのプログラム処理ネツクが発生する。例えば、
１パケツトをプログラム７が処理する時間を4ms
（2000ステツプ×2μs）と仮定すると、コンピユー
タ１の取込み能力は250パケツト／秒が上限であ
る。

このように、従来方式では、通信路２のスピー
ドが大きくても、プログラム７の処理オーバヘツ
ドが大きなネツクになり、コンピユータ１は、こ
の通信路２の有する伝送速度でもつて、データを
受信できないという欠点がある。

本発明の目的は、通信路から、高い伝送速度で
もつて送られてくるパケツトをコンピユータが高
速で取込み得るデータ通信システムを提供するこ
とである。本発明は、ステーシヨンとコンピユー
タとの間に、パケツト分配装置と、複数の付加パ
ケツト処理装置を置き、受信したパケツトを、パ
ケツト分配装置により、これら複数の付加パケツ
ト処理装置に分配し、コンピユータのパケツト受
信処理の大部分を前記、複数の付加処理装置によ
り並列処理させる所に特徴がある。

以下本発明を、実施例に従つて、具体的に説明
する。

第３図は、本発明によるデータ通信システムの
一実施例を示すものである。

通信路２との間で、パケツトの送受話を行うた
めの公知のステーシヨン４と、コンピユータ１お
よび複数の端末３との間に、パケツト分配装置１
１と複数の付加パケツト処理装置１０と、各端末
と対をなす複数の、端末インターフエース処理装
置１２を置き、付加パケツト処理装置１０、コン
ピユータ１、端末インタフエース処理装置１２
を、相互間で自由にデータを送信，受信できるバ
ス１３で接続したものである。ここでは、簡単化
のために、付加パケツト処理装置１０は、２つの
み図示してある。また、端末３と端末インタフエ
ース処理装置１２の対は簡単化のために一つのみ
示してある。

コンピユータ１は公知のマイクロコンピユータ
により構成されており処理装置１―１と、メモリ
１―２と、インタフエース回路１―３およびこれ
らを接続するためのバス１―４からなり、インタ
フエース回路１―３を介してバス１３と接続され
ている。コンピユータ１は、バス１３とデータ伝
送を行うとともに、内部にあるユーザプログラム
に従い、メモリ１―２にストアされた受信パケツ
トを利用して、種々の動作をする。

端末インタフエース処理装置（以下単に、端末
インタフエースとよぶ）１２も、公知のマイクロ
コンピユータにより構成されており、処理装置１
２―１、メモリ１２―２、インタフエース回路１
２―３，１２―４、およびこれらを接続するため
のバス１２―５からなり、インタフエース回路１
２―３，１２―４はそれぞれ、バス１３、対をな
す端末３に接続されている。端末インタフエース
１２は、バス１３と端末３との間のデータの伝送
を制御する。

付加パケツト処理装置１０の各々も、公知のマ
イクロコンピユータにより構成され、処理装置１
０―１と、バス１３との接続を制御するためのイ
ンタフエース回路１０―２と、メモリ１０―３
と、パケツト分配装置１１とメモリ１０―３の間
のパケツトの転送を制御するための、ダイレクト
メモリアクセス制御回路（DMA制御回路）１０
―４と、付加パケツト処理装置１０の動作を制御
するための、ステータス制御回路１０―５と、こ
れらを接続するバス１０―６とを有する。付加パ
ケツト処理装置１０は、ステーシヨン４からパケ
ツト分配装置１１を介して割当てられたパケツト
を、コンピユータ１又は端末インタフエース１２
に分けて伝送するとともに、そのパケツトをコン
ピユータ１に送る場合には、受信したパケツトの
ポートアドレスに基づいて、コンピユータ１内の
メモリ１―２に該パケツトをストアするためのス
トアアドレスを決定し、このアドレスと、受信し
たパケツトのテキストを、コンピユータ１に送
る。

さらに、付加パケツト処理装置１０は、コンピ
ユータ１又は、端末インタフエース１２から送ら
れたデータを基にして、伝送形式に従うパケツト
を作成し、これを、パケツト分配装置１１に送る
という処理も行う。このように、付加パケツト処
理装置１０は、従来の、第１図で示したシステム
において、コンピユータ１が行なつていた、バケ
ツト送信，受信のためのデータ処理を行なうもの
である。さらに、この付加バケツト処理装置１０
は、並列に動作せしめられる。これにより、パケ
ツト送信，受信のためのデータ処理を高速化し、
伝送路２とコンピユータ１又は端末３の間で、高
速にパケツトの送受信を行なわしめる。

パケツト分配装置１１は、ステーシヨン４によ
り受信したパケツトを、付加パケツト処理装置１
０の一つに、高速で転送するとともに、付加パケ
ツト処理装置１０の一つから送信すべきパケツト
を取り込み、ステーシヨン４に送るものである。

パケツト分配装置１１は、第４図に示すよう
に、各付加パケツト処理装置１０に対応して設け
られ、それぞれに接続された、複数のインタフエ
ース回路１１―１と、ステーシヨン４に接続され
た双方向性バス１１―４上の伝送を制御するため
の、バス制御回路１１―３と、バス制御回路１１
―３と複数のインタフエース回路１１―１の１つ
とを選択的に接続するためのゲート回路１１―２
―１，１１―２―２と、これらのゲート回路を制
御するための受信用選択回路１１―２―４および
送信用選択回路１１―２―５と、以上の回路の制
御を行うための制御部１１―２―３を有する。

バス１１―４は、パケツトを伝送するためのデ
ータ線１１―４―１と、アドレスを伝送するため
のアドレス線１１―４―２と、制御信号を送るた
めの制御線１１―４―３からなる。データ線１１
―４―１と、アドレス線１１―４―２は、バス制
御回路１１―３の制御の下で、双方向性バス１１
―１１内のデータ線とアドレス線にそれぞれ接続
され、さらに、ゲート回路１１―２―１および１
１―２―２をそれぞれ介して、複数のデータ線か
らなる双方向性バス１１―１２内の１つと、複数
のアドレス線からなる双方向バス１１―３内の１
つのアドレス線に選択的に接続される。バス１１
―１２のデータ線の各々およびバス１１―１３内
のアドレス線の各々は、インタフエース回路１１
―１の対応する１つに接続されている。インタフ
エース回路１１―１の各々は、バス１１―１２内
の１つのアドレス線と、バス１１―１３内の１つ
のデータ線および制御部１１―２―３の出力バス
１１―１０を、双方向性バス１１―６を介して、
対応する付加パケツト処理装置１０内のDMA制
御回路１０―４に接続する。インタフエース回路
１１―１の各々は、対応する付加パケツト処理装
置１０内のステータス制御回路１０―５に、制御
信号を送信するためのバス１１―５を介して接続
されている。各付加パケツト処理装置１０は、そ
れの中のメモリ１０―３内のバツフアメモリ領域
が使用中でないか否かを示すバツフアステータス
信号を、バス１１―５を介して、対応するインタ
フエース回路１１―１に送出する。各インタフエ
ース回路１１―１により受信されたこのバツフア
ステータス信号は、バス１１―１６を介して、受
信用選択回路１１―２―４に入力され、受信した
パケツトがバツフアメモリを使用中でない付加パ
ケツト処理装置１０の１つに送られるように、ゲ
ート回路１１―２―１，１１―２―２を制御する
のに用いられる。さらに、各付加パケツト処理装
置１０は、それが、送信すべきパケツトを有する
ときには、その中のステータス制御回路１０―５
から送信要求を、バス１１―５を介して対応する
インタフエース回路１１―１に送出する。各イン
タフエース回路１１―１により受信されたこの送
信要求は、バス１１―１７を介して、送信用選択
回路１１―２―５に送られ、送信要求を出した付
加パケツト処理装置１０の１つから、パケツト送
信ができるように、ゲート回路１１―２―１，１
１―２―２を制御するのに用いられる。

制御部１１―２―３は、付加パケツト処理装置
１０によるパケツトの送信又は受信を制御するた
めの信号を、バス１１―１０を介して各インタフ
エース回路１１―１、バス１１―６を介して対応
する付加パケツト処理装置１０内のDMA制御回
路１０―４に入力する。

以下、本実施例の装置の動作を説明する。

＜受信動作＞ ステーシヨン４は、通信路２を介して受信した
パケツト５のステーシヨン・アドレス６が自ステ
ーシヨン４のアドレスと一致するか否かを判別
し、一致すると判断する該パケツト５を自ステー
シヨン４内のバツフア（図示せず）に取込む。

次に、バス１１―４内の制御線１１―４―３を
介して、パケツト分配装置１１に割込信号を送
る。この割込信号は、バス制御回路１１―３によ
つて受取られ、線１１―１５を介して制御部１１
―２―３に伝えられる。

制御部１１―２―３は、バス１１―１１と、バ
ス１１―４内のアドレス線１１―４―１およびデ
ータ線１１―４―２とを接続するとともに、線１
１―１８を介して、受信用選択回路１１―２―４
に選択指示信号を送る。受信用選択回路１１―２
―４には、すでに述べたごとく、各付加パケツト
処理装置１０から、バツフアステータス信号がバ
ス１１―１６を介して入力されている。この回路
１１―２―４は、この選択指示信号が入力される
と、バス１１―１６上のバツフアステータス信号
の内、バツフアが使用中でないことを示す信号を
出力している一つの付加バケツト処理装置１０を
選択する。たとえば、複数の付加パケツト処理装
置１０に連続の番号を対応させておき、バツフア
が使用中でないことを示す、バツフアステータス
信号が複数入力されているときには、そのような
信号を出力した付加パケツト処理装置１０の内、
番号の最も若い付加パケツト処理装置１０を選択
する信号を線１１―９―１に出力する。

この選択信号に応答して、アドレスバス用のゲ
ート回路１１―２―１およびデータバス用のゲー
ト回路１１―２―２は、それぞれ、バス１１―１
２と１１―１３の内の対応する一つの線をバス１
１―１１に接続する。こうして、一つの付加パケ
ツト処理装置１０と、ステーシヨン４との間にア
ドレスおよびデータの伝送路が形成される。制御
部１１―２―３は、その後、バス制御回路１１―
３に、受信指令（Ｒ）を線１１―７を介して送出
する。バス制御回路１１―３は、この受信指令に
応答して、制御線１１―４―３を介して、ステー
シヨン４に読出し要求を送出する。ステーシヨン
４は、この読出要求に応答して、付加パケツト処
理装置１０内のバツフアメモリ領域のアドレス
と、受信したパケツトをそれぞれ、線１１―４―
１，１１―４―２に送出する。このバツフアメモ
リ領域のアドレスは、あらかじめ、ステーシヨン
４にストアされている。これらのアドレスとパケ
ツトは、バス制御回路１１―３、バス１１―１
１、ゲート回路１１―２―１，１１―２―２、バ
ス１１―１２，１１―１３、インタフエース回路
１１―１、バス１１―６を介して、選択された付
加パケツト処理装置１０内のDMA制御回路１０
―４に送られる。DMA制御回路１０―４は、ス
テータス制御回路１０―５に、パケツトの受信を
知らせ、ステータス制御回路１０―５は、線１１
―５に送るバツフアステータス信号を、バツフア
使用中を表わすように変更する。DMA制御回路
１０―４は、対応するメモリ１０―３内の、上記
アドレスにより指定されるバツフアメモリ領域
に、受信したパケツトをストアする。パケツトの
伝送は、所定長づつ行なわれる。このような、パ
ケツトストア動作を繰り返し、パケツト全文が、
メモリ１０―３にストアされると、ステーシヨン
４は、受信終了割込み制御線１１―４―３を介し
てバス制御回路１１３に送る。バス制御回路１１
―３は、この割込みを線１１―１５を介して、制
御部１１―２―３に送る。制御部１１―２―３
は、この割込みに応答して、受信用選択回路１１
―２―４で選択された付加パケツト処理装置１０
のDMA制御回路１０―４に、受信終了割込み
を、バス１１―１０、インタフエース回路１１―
１、バス１１―６を介して送る。

つづいて、DMA制御回路１０―４は、バス１
０―６を介して処理装置１０―１にこの受信終了
割込みを送る。処理装置１０―１は、この割込み
に応答して処理プログラムにより次の処理を行
う。受信したパケツトのノードアドレス８が、コ
ンピユータ１と複数の端末３とのいずれを指定す
るかを判別する。端末３の一つあてのパケツトの
場合は、そのノードアドレスに等しいアドレス
と、パケツト内のテキストとを、バスインタフエ
ース回路１０―２を介して、バス１３に送出す
る。バス１３の使用権の制御は公知の手法により
行なわれる。端末インタフエース１２の一つは、
バス１３上のアドレスが、自己を指定することを
判別し、パケツト内テキストを受取り、対応する
端末３に、このテキストを送る。受信パケツトの
ノードアドレスが、コンピユータ１を指定する場
合は処理装置１０―１は、コンピユータ１内のメ
モリ１―２内の、受信したパケツトをストアすべ
きアドレスを、該ポートアドレスに基づいてきめ
る。このために処理装置１０―１は、コンピユー
タ１に対して、該ポートアドレスに対するストア
アドレスをコンピユータ１内のメモリ１―２から
読出す指令を、コンピユータ１に、インタフエー
ス回路１０―２、バス１３を介して送る。コンピ
ユータ１からバス１３を介して送られてきたスト
アアドレスを受信すると、処理装置１０―１は、
このストアアドレスと受信パケツトのテキストか
らなるデータと、コンピユータ１を指定するアド
レスとをバス１３に送る。コンピユータ１は、こ
の指定アドレスが、自己を指すことを知り、バス
１３上のデータを取り込み、ストアアドレスで指
定されるメモリ１―２内の位置に、受信したパケ
ツトのテキストを書込む。付加パケツト処理装置
１０内の処理装置１０―１は、パケツトテキスト
を、端末インタフエース１２又はコンピユータ１
に送信終了すると、ステータス制御回路１０―５
に、それが線１１―５に出力するバツフアステー
タス信号を、バツフア使用中でないことを示すご
とく変更せしめる指令を出す。

このようにして、１つのパケツトの受信動作が
終了する。この受信動作中に、ステーシヨン４が
さらに別のパケツトを受信した場合は、パケツト
分配装置１１内の制御部１１―２―３は、受信用
選択回路１１―２―４を用いて、付加パケツト処
理装置１０の内の、現在バツフアが使用中でない
ものに、上述のごとくに、新たに受信したパケツ
トの処理を行なわしめる。従つて、ステーシヨン
４により、次々と受信されるパケツトは、複数の
付加パケツト処理装置により並列に処理される。

＜送信動作＞ コンピユータ１からの送信を例として説明す
る。コンピユータ１内のユーザ・プログラムから
の送信要求が発行されると、コンピユータ１内の
パケツト処理プログラムは、パケツトのテキスト
と、該テキストに付加されるべき、ノードアドレ
スとポートアドレスを決めるための、ユーザが指
定したパラメータとをメモリ１―２内のセツトに
して送信待行列に登録する。

各付加パケツト処理装置１０は送受信動作をし
ていないときに、この待行列から１つづつ送信待
ちのパケツトをとり出すために、前記バス１３に
バスインタフエース回路１０―２径由で、メモ
リ・アドレスと読出し要求を送出し、コンピユー
タ１のインタフエース回路１―３によりメモリ１
―２から送信待ちのパケツトを読み出す。コンピ
ユータ１は、どの付加パケツト処理装置に、送信
用パケツトを送るかを、その都度、決定してお
り、この決定された付加パケツト処理装置から読
出し要求がきたときに、その装置が送信要求を読
出すことができるように構成されている。

送信待ちのパケツトをとり出すと、そのパラメ
ータから、パケツト５のステーシヨン・アドレス
６、ノードアドレス８、ポートアドレス９を決定
し、その後にテキスト部をつけて、パケツト５を
作成する。

次に、付加パケツト処理装置１０のステイタス
制御回路１０―５に送信要求を出し、バス１１―
５内の送信要求線をオンにする。

この信号は、パケツト分配装置１１のインタフ
エース回路１１―１、バス１１―１７を径由し
て、送信用選択回路１１―２―５に伝えられる。
１１―２―５は、各付加パケツト処理装置１０に
対応して設けられ、それが現在送信中かどうかを
示すステイタス・ラツチを持ち、バス１１―１７
を介して入力される送信要求に応答して、その送
信要求を出した付加パケツト処理装置１０に対応
するステイタスラツチをセツトする。送信用選択
回路１１―２―５は、さらに、現在すでに１つの
送信要求が選択ずみであるときには、この新たな
送信要求を受けても、新たな選択動作をしない。
現在いずれの送信要求も選択されていないときに
は、送信要求をストアしているステイタスラツチ
の１を一定のルール、例えば送信要求を出した付
加パケツト処理装置１０の番号順に、１つ選択す
る。

この結果得られた選択信号を線１１―９―２を
介して、受信動作の場合と同様、アドレス用ゲー
ト回路１１―２―１、データ用ゲート回路１１―
２―２に送出し、付加パケツト処理装置１０とス
テーシヨン４とのデータおよびアドレスの伝送路
を設定する。送信用選択回路１１―２―５は、さ
らに、選択終了信号を制御部１１―２―３に線１
１―２１を介して送る。制御部１１―２―３はこ
の信号に応答して、バス制御回路１１―３に送信
指令（Ｓ）を線１１―８を介して送出する。バス
制御回路１１―３は、バス１１―４の制御線１１
―４―３を用いて、ステーシヨン４に書込み要求
を送出する。

ステーシヨン４は、受信の時と同様、上記デー
タおよびアドレスの伝送路を介して、選択された
付加パケツト処理装置１０のDMA制御回路１０
―３に、メモリ１０―３のバツフア領域のアドレ
スと、そこからパケツトを読出すべきことを指示
するデータとを送り、付加パケツト処理装置１０
のメモリ１０―５からデータを読み出し、伝送路
２に送出する。

送出し終わると、送信完了割込みをステーシヨ
ン４が制御線１１―４―３上に発生する。この割
込み信号は、バス制御回路１１―３に伝えられ、
線１１―１４を介して制御部１１―２―３に送ら
れる。該当する線１１―１４を介して制御部１１
―２―３に送られる。制御部１１―２―３は、こ
の送信完了割込みに応答して、線１１―２―９に
より与えられる選択信号により指定される、バス
１１―１０の１つにこの送信割込み信号を送信
し、この信号は、対応するインタフエース回路１
１―１を介して、対応する付加パケツト処理回路
１０内のDMA制御回路１０―３に伝えられる。
DMA制御回路１０―３は、付加パケツト処理装
置１０に割込みをかける。

この送信完了割込みをうけて、付加パケツト処
理装置１０のプログラムは、送信完了に伴う処理
を行つた後、コンピユータ１に対して、バス１
３、バスインタフエース回路１０―２を径由し
て、送信完了割込みを発生させる。

この送信完了割込みにより、コンピユータ１内
のパケツト処理プログラムは、ユーザ・プログラ
ムに送信完了を知らせる。

制御部１１―２―３は、線１１―１４を介し
て、入力された割込み信号を線１１―１９に出力
し、これにより送信中ステイタス・ラツチがリセ
ツトされ、他の送信要求ラツチに記憶されている
送信要求が選択され、前記と同様の手順によつ
て、送信を開始する。送信要求がなければ、送信
要求が発生する。

本発明は、上記の実施例に限定されるものでは
ない。次のような変形例も含む。

(i) ループ伝送方式の通信路でなく、ポイント・
ツー・ポイント構成の通信路を持つ通信方式で
もよい。

(ii) 端末３がない場合は、端末インタフエース処
理装置１２を置く必要はない。

(iii) コンピユータ１が複数あつてもよい。

(iv) コンピユータ１が１台のときは、バス１３
は、コンピユータ１のバスで兼用してもよい。

(v) 付加パケツト処理装置１０のバツフアメモリ
１０―３は、複数パケツト分持つてもよい。

以上述べたように本発明によれば、 通信路から受信するパケツト・ストリームを、
(i)パケツト分配装置により、複数の付加パケツト
処理装置にすみやかに分配転送し、従来コンピユ
ータ１で行つていたパケツト処理の多くの部分を
複数の付加処理装置で並列処理すること、(ii)前記
付加パケツト処理装置と端末インタフエース処理
装置およびそれらの間を接続するバスにより、コ
ンピユータを径由せず、通信路と端末をつなぐバ
イパス・ルートを構成することとしたので、下記
の効果がある。

(1) コンピユータ内のユーザ・プログラムと通信
路とのパケツト・フローにかかるプログラム処
理の低減 パケツト内のノードアドレス、ポートアドレ
スにかかわる処理は、付加パケツト処理装置で
並列処理されることにより、コンピユータでの
処理は、バスとのやりとりのみで済む。

(2) 端末と通信路とのパケツト・フローは、コン
ピユータを径由しないので、コンピユータのプ
ログラム処理が不要である。

(3) 付加パケツト処理装置での処理時間は、複数
（ｎ台）の付加パケツト処理装置による並列処
理により１パケツトあたりの処理時間は等価的
にほぼ１／ｎに低減される。

(4) 通信路とのインタフエースは、ステーシヨン
１台ではあつても、パケツト分配装置によりす
みやかに、空バツフアを有す複数の前記付加パ
ケツト処理装置に次々と直接メモリ書込み方式
で転送させるため、上記(3)で述べた並列化は十
分に行われる。

以上述べたように、本発明によれば、コンピユ
ータでのプログラム処理オーバヘツドのネツクが
解消でき、高速パケツト処理が可能になる。

【図面の簡単な説明】

第１図は、従来のデータ通信システムの構成
図、第２図は、パケツト・フオーマツトを示す
図、第３図は、本発明によるデータ通信システム
のブロツク図、第４図は、パケツト分配装置の回
路図。 １…コンピユータ、２…通信路、３…端末、４
…ステーシヨン、５…パケツト、６…ステーシヨ
ン・アドレス、７…コンピユータのプログラム、
８…ノードアドレス、９…ポートアドレス、１０
…付加パケツト処理装置、１１…パケツト分配装
置、１２…端末インタフエース処理装置、１３…
バス。

Claims (1)

1. 【特許請求の範囲】 １ 通信路からアドレス情報とテキストからなる
   パケツトを受信するステーシヨンと、該受信パケ
   ツトを処理するための並列動作可能な複数のパケ
   ツト処理装置と、上記ステーシヨンと上記複数の
   パケツト処理装置との間に介在して、上記ステー
   シヨンからの受信パケツトを上記複数のパケツト
   処理装置のいずれかに選択的に出力するための分
   配回路と、上記複数のパケツト処理装置に共通に
   接続された信号伝送用のバスと、該信号伝送用バ
   スに接続されたコンピユータとからなり、上記パ
   ケツト処理装置の各々が上記分配回路により供給
   された受信パケツトを互いに並列的に受信処理
   し、処理結果を上記信号伝送用バスを介して上記
   コンピユータに送出することを特徴とするデータ
   通信システム。 ２ 前記コンピユータが受信パケツトをストアす
   るためのメモリを備え、前記パケツト処理装置の
   各々が、前記分配回路から供給された受信パケツ
   トに含まれるアドレス情報に基づいて、上記コン
   ピユータが備えるメモリ上のストアアドレスを発
   生し、該ストアアドレスと受信テキストとを前記
   信号伝送用のバスを介して上記コンピユータに送
   出するように構成されたことを特徴とする第１項
   のデータ通信システム。 ３ 前記コンピユータが、パケツト内のアドレス
   情報に対応したストアアドレスを記憶するための
   手段を備え、前記各パケツト処理装置が、パケツ
   トを受信したときに、該受信パケツト内のアドレ
   ス情報に基づいて上記記憶手段をアクセスするこ
   とにより、前記ストアアドレスを発生することを
   特徴とする第２項のデータ通信システム。 ４ 前記データ通信システムが、前記信号伝送用
   バスに接続された端末装置を有し、前記各パケツ
   ト処理装置が、受信パケツトの第１のアドレス情
   報に基づいて該受信パケツトを前記コンピユータ
   に送出すべきか上記端末装置に送出すべきかを判
   別し、もし、コンピユータに送出すべき場合に
   は、該受信パケツト内の第２のアドレス情報に基
   づいて前記メモリへのストアアドレスを発生し、
   上記第１のアドレス情報を前記信号伝送用バスの
   アドレス線に送出すると共に、上記ストアアドレ
   スと受信パケツト内のテキストからなるデータを
   上記信号伝送用バスのデータ線に送出し、もし、
   受信パケツトを上記端末装置に送出すべき場合に
   は、上記第１のアドレス情報を上記信号伝送用バ
   スのアドレス線に送出すると共に、該受信パケツ
   ト内のテキストを上記信号伝送用バスのデータ線
   に送出することを特徴とする第２項のデータ通信
   システム。 ５ 前記コンピユータが、前記受信パケツト内の
   第２のアドレス情報に対応したストアアドレスを
   記憶するための手段を有し、前記各パケツト処理
   装置が、パケツトを受信したときに、該受信パケ
   ツト内の第２のアドレス情報に基づいて、上記記
   憶手段をアクセスし、前記ストアアドレスを発生
   することを特徴とする第４項のデータ通信システ
   ム。 ６ 前記パケツト処理装置の各々が、パケツトを
   ストアするためのメモリと、ダイレクトメモリア
   クセス制御回路と、これらを接続するメモリバス
   とを備え、 前記ステーシヨンが、上記各パケツト処理装置
   内の受信パケツトをストアするためのメモリアド
   レスを記憶する手段と、パケツト受信時に上記受
   信メモリアドレスと受信パケツトとを送出するた
   めの手段とを備え、 前記分配回路が、前記複数のパケツト処理装置
   の各々に接続された複数の個別アドレスバスおよ
   び個別データバスと、上記ステーシヨンに接続さ
   れた共通のアドレスバスおよび共通のデータバス
   と、上記共通のアドレスバスおよび共通のデータ
   バスを上記複数のアドレスバスおよびデータバス
   の１つにそれぞれ選択的に接続するためのゲート
   手段とを備え、 上記パケツト処理装置内のダイレクトメモリア
   クセス制御回路が、対応する個別アドレスバスか
   ら入力されたアドレスに基いて、対応する個別デ
   ータバスから入力されたデータを対応するメモリ
   にストアすることを特徴とする第２項から第５項
   のいずれか１つのデータ通信システム。 ７ 前記パケツト処理装置の各々が、前記ゲート
   手段に対して、各パケツト処理装置内のメモリが
   空か否かを報知するための信号線を備え、 上記ゲート手段が、前記ステーシヨンからパケ
   ツト受信の報告があつた時、上記信号線によりメ
   モリが空であることを報知しているパケツト処理
   装置を選択し、該パケツト処理装置に対応する個
   別データバスと個別アドレスバスをそれぞれ前記
   共通のデータバスおよび共通のアドレスバスに接
   続することを特徴とする第６項のデータ通信シス
   テム。 ８ 前記個別データバス、個別アドレスバス、共
   通のデータバス、共通のアドレスバスおよびゲー
   ト手段がそれぞれ双方向に信号伝送可能に構成さ
   れ、 前記パケツト処理装置が、前記コンピユータか
   ら出力された送信すべきパケツトをストアするた
   めの送信メモリを備え、 前記分配回路が、送信パケツトをストアしてい
   るパケツト処理装置に対応した個別データバスと
   個別アドレスバスをそれぞれ上記共通のデータバ
   スと共通のアドレスバスに接続するごとく上記ゲ
   ート手段を制御するための手段を備え、 前記ステーシヨンが、上記パケツト処理装置内
   の送信メモリのアドレスを記憶するための手段を
   備えて、パケツト送信時に上記送信メモリのアド
   レスを上記共通のアドレス線に出力するように構
   成され、 前記パケツト処理装置内のダイレクトメモリア
   クセス制御回路が、パケツト送信時に、前記アド
   レスバスから入力されたアドレスに基づいて、送
   信パケツトを対応するメモリから読み出し、対応
   する個別データバスに送出することを特徴とする
   第６項又は第７項のデータ通信システム。 ９ 前記コンピユータが、パケツト送信時に、パ
   ケツトのテキストと、該テキストに付加されるべ
   き第１，第２のアドレス情報を決定するためのパ
   ラメータとをメモリ内に記憶し、 前記パケツト処理装置が、パケツト送信時に上
   記テキストとパラメータとを上記コンピユータ内
   のメモリより読出し、該パラメータに基づいて上
   記第１，第２のアドレス情報を決定し、送信すべ
   きパケツトを形成することを特徴とする第８項の
   データ通信システム。