JPS6335129B2 - - Google Patents
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- JPS6335129B2 JPS6335129B2 JP9020280A JP9020280A JPS6335129B2 JP S6335129 B2 JPS6335129 B2 JP S6335129B2 JP 9020280 A JP9020280 A JP 9020280A JP 9020280 A JP9020280 A JP 9020280A JP S6335129 B2 JPS6335129 B2 JP S6335129B2
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- 210000000352 storage cell Anatomy 0.000 claims description 29
- 239000011159 matrix material Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 16
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Description
【発明の詳細な説明】
本発明はプログラム可能な論理アレイ回路に関
し、更に具体的には複数の書込み可能な記憶セル
を有し、それらの記憶内容を書替えることによ
り、任意の論理機能を容易にプログラムすること
のできる書込み可能な論理アレイ回路に関するも
のである。
し、更に具体的には複数の書込み可能な記憶セル
を有し、それらの記憶内容を書替えることによ
り、任意の論理機能を容易にプログラムすること
のできる書込み可能な論理アレイ回路に関するも
のである。
プログラム可能な論理アレイ（以下PLAと略
記する）は、規則的構造を持ち、プログラムして
任意の論理機能を実現させ得る汎用の論理集積回
路であり、また一種の半導体記憶装置でもある。
記する）は、規則的構造を持ち、プログラムして
任意の論理機能を実現させ得る汎用の論理集積回
路であり、また一種の半導体記憶装置でもある。
PLAの多くの形式は、製造工程において個別
に配線マスクを作成するか、特別な書込み装置に
て予じめ配線上に設けられたヒユーズを溶断する
等の手段により、それぞれの論理関数即ち実現す
べき論理機能に応じて特殊化して利用するもので
ある。つまり従来のPLAの多くでは、論理機能
を表わすプログラムが固定して記憶されるので、
それを随時に書替えることはできない。このこと
は、例えばPLAを使用するデイジタル装置を開
発する際に、設計変更あるいはミス等による修正
が生じれば、その都度PLAの作り直しが必要で、
開発期間、費用等の面に大きな不利益をもたらす
ことになる。
に配線マスクを作成するか、特別な書込み装置に
て予じめ配線上に設けられたヒユーズを溶断する
等の手段により、それぞれの論理関数即ち実現す
べき論理機能に応じて特殊化して利用するもので
ある。つまり従来のPLAの多くでは、論理機能
を表わすプログラムが固定して記憶されるので、
それを随時に書替えることはできない。このこと
は、例えばPLAを使用するデイジタル装置を開
発する際に、設計変更あるいはミス等による修正
が生じれば、その都度PLAの作り直しが必要で、
開発期間、費用等の面に大きな不利益をもたらす
ことになる。
一般に半導体記憶装置には、このような固定記
憶に対し記憶内容を随時変更できる書込み可能な
ものがある。PLAについても、この半導体記憶
装置の技術によつて書込み可能なものは実現でき
る。一例として特にPLAを構成する一部である
AND論理アレイは連想機能を果すものであるか
ら、従来の連想記憶装置を利用して、書込み可能
なPLAの特別な場合は実現される。ところが、
PLAの特徴としてそのAND論理アレイは３値即
ち論理的な“１”，“０”および“Ｘ”（“１”又は
“０”の何れでもよいことを示す）の３つの状態
を記憶するものであり、従来の連想記憶装置は２
値を記憶するものであるから、上述の３値を記憶
するには２値を記憶するセルを２割必要とする等
で回路構成が大きくなると共に記憶効率が悪くな
る。前述のように本来PLAは集積化に適した素
子であるが、従来技術により書込み可能とすれば
回路規模が増大して大規模な集積化ができなくな
る。
憶に対し記憶内容を随時変更できる書込み可能な
ものがある。PLAについても、この半導体記憶
装置の技術によつて書込み可能なものは実現でき
る。一例として特にPLAを構成する一部である
AND論理アレイは連想機能を果すものであるか
ら、従来の連想記憶装置を利用して、書込み可能
なPLAの特別な場合は実現される。ところが、
PLAの特徴としてそのAND論理アレイは３値即
ち論理的な“１”，“０”および“Ｘ”（“１”又は
“０”の何れでもよいことを示す）の３つの状態
を記憶するものであり、従来の連想記憶装置は２
値を記憶するものであるから、上述の３値を記憶
するには２値を記憶するセルを２割必要とする等
で回路構成が大きくなると共に記憶効率が悪くな
る。前述のように本来PLAは集積化に適した素
子であるが、従来技術により書込み可能とすれば
回路規模が増大して大規模な集積化ができなくな
る。
本発明の目的は、上記事情に鑑み、記憶効率の
良い回路構成にして大規模な集積化に適する書込
み可能な論理アレイ回路を提供することである。
良い回路構成にして大規模な集積化に適する書込
み可能な論理アレイ回路を提供することである。
本発明によれば、３つの安定状態を持ち、書込
み制御信号で制御されて入力される３値書込み入
力信号を前記安定状態に対応させて記憶し、前記
安定状態により記憶された内容を２値の論理入力
信号により予じめ決められた規則によつて連想的
に読出すことのできる三安定記憶セルおよび前記
三安定記憶セルの出力信号を受けるダイオードが
複数個行列状に配置され、外部から各行それぞれ
に供給される複数の前記論理入力信号がそれぞれ
同一行の複数の前記三安定記憶セルへ共通に入力
され、各列毎に出力端を共通に接続される複数の
前記ダイオードを介して同一列の複数の前記三安
定記憶セルの出力信号がAND演算され、各列そ
れぞれの前記AND演算の結果が複数の２値出力
信号として出力されるAND論理アレイを備えた
書込み可能な論理アレイ回路が得られる。また前
記AND論理アレイにおいて前記書込み制御信号
が選択された列（又は行）へ入力され、複数の前
記３値書込み入力信号が各行（又は列）へそれぞ
れ入力されるようにする書込み可能な論理アレイ
回路が得られる。さらに前記AND論理アレイと、
複数のダイオードを複数の組に分けて設けて成る
OR論理アレイを備える書込み可能な論理アレイ
回路が得られる。
み制御信号で制御されて入力される３値書込み入
力信号を前記安定状態に対応させて記憶し、前記
安定状態により記憶された内容を２値の論理入力
信号により予じめ決められた規則によつて連想的
に読出すことのできる三安定記憶セルおよび前記
三安定記憶セルの出力信号を受けるダイオードが
複数個行列状に配置され、外部から各行それぞれ
に供給される複数の前記論理入力信号がそれぞれ
同一行の複数の前記三安定記憶セルへ共通に入力
され、各列毎に出力端を共通に接続される複数の
前記ダイオードを介して同一列の複数の前記三安
定記憶セルの出力信号がAND演算され、各列そ
れぞれの前記AND演算の結果が複数の２値出力
信号として出力されるAND論理アレイを備えた
書込み可能な論理アレイ回路が得られる。また前
記AND論理アレイにおいて前記書込み制御信号
が選択された列（又は行）へ入力され、複数の前
記３値書込み入力信号が各行（又は列）へそれぞ
れ入力されるようにする書込み可能な論理アレイ
回路が得られる。さらに前記AND論理アレイと、
複数のダイオードを複数の組に分けて設けて成る
OR論理アレイを備える書込み可能な論理アレイ
回路が得られる。
あるいは前記AND論理アレイと、複数の二安
定記憶セルを行列状に配置して成るOR論理アレ
イとを備える書込み可能な論理アレイ回路が得ら
れる。さらに前記AND論理アレイと、前記OR論
理アレイと、書込み制御回路とを備える書込み可
能な論理アレイ回路が得られる。
定記憶セルを行列状に配置して成るOR論理アレ
イとを備える書込み可能な論理アレイ回路が得ら
れる。さらに前記AND論理アレイと、前記OR論
理アレイと、書込み制御回路とを備える書込み可
能な論理アレイ回路が得られる。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
１は書込み制御回路であり、信号線１０３を通
じて外部から入力される書込み制御信号を信号線
１０４−１，…，１０４−Ｎのいずれか１本へ出
力する。また信号線１０１，１０２それぞれを通
じ外部からリセツト信号およびクロツク信号が供
給される。２はＭ行Ｎ列のAND論理アレイであ
り、外部よりＭ個の２値論理入力信号がそれぞれ
信号線２０１−１，…，２０１−Ｍを通じて入力
され、AND演算されたＮ個の論理出力信号が信
号線２０３−１，２０３−Ｎに出力される。さら
にAND論理アレイ２へは、外部よりＭ個の３値
書込み入力信号が信号線２０２−１，…，２０２
−Ｍを通じて入力されると共に、上述の書込み制
御信号が信号線１０４−１，…，１０４−Ｎを通
じて入力される。３はＬ行Ｎ列のOR論理アレイ
であり、AND論理アレイ２の出力信号が信号線
２０３−１，…，２０３−Ｎを通じて入力され、
OR演算されたＬ個の論理出力信号が信号線３０
１−１，…，３０１−Ｌに出力される。
じて外部から入力される書込み制御信号を信号線
１０４−１，…，１０４−Ｎのいずれか１本へ出
力する。また信号線１０１，１０２それぞれを通
じ外部からリセツト信号およびクロツク信号が供
給される。２はＭ行Ｎ列のAND論理アレイであ
り、外部よりＭ個の２値論理入力信号がそれぞれ
信号線２０１−１，…，２０１−Ｍを通じて入力
され、AND演算されたＮ個の論理出力信号が信
号線２０３−１，２０３−Ｎに出力される。さら
にAND論理アレイ２へは、外部よりＭ個の３値
書込み入力信号が信号線２０２−１，…，２０２
−Ｍを通じて入力されると共に、上述の書込み制
御信号が信号線１０４−１，…，１０４−Ｎを通
じて入力される。３はＬ行Ｎ列のOR論理アレイ
であり、AND論理アレイ２の出力信号が信号線
２０３−１，…，２０３−Ｎを通じて入力され、
OR演算されたＬ個の論理出力信号が信号線３０
１−１，…，３０１−Ｌに出力される。
次に第２図〜第７図を参照して、本実施例をさ
らに具体的に説明する。
らに具体的に説明する。
第２図は書込み制御回路１の具体的な構成を示
すブロツク図である。１１はＫビツトのカウンタ
であり、信号線１０１のリセツト信号により初期
化された後、信号線１０２のクロツク信号を受け
て、AND論理アレイ１の列の番号を順次計数す
る。１２はデコーダであり、カウンタ１１のＫビ
ツトの出力信号を信号線１０５−１，…，１０５
−Ｋを通じて入力しデコードして信号線１０６−
１，…，１０６−Ｎへ出力する。１３−１，…，
１３−ＮはANDゲートであり、それぞれがデコ
ーダ１２のＮ個の出力信号で制御されて、その中
の１つだけが信号線１０３を通じ入力される書込
み制御信号を通過させることができる。書込み制
御信号は、クロツク信号に同期して入力され、カ
ウンタ１１が順番に指示するANDゲート１３−
１，…，１３−Ｎを介しその出力信号線１０４−
１，…，１０４−Ｎを通じて、AND論理アレイ
２の対応する列へ順次分配されて供給される。書
込み制御信号１の一例を示したが、カウンタ１１
はレジスタあるいはシフトレジスタ等に置替え
て、外部からAND論理アレイ２の列番号を任意
に指示することもできる。信号線１０４−１…，
１０４−Ｎを外部端子に接続し、直接外部より書
込み制御信号を供給してもよいが、この例のよう
な書込み制御回路を１チツプ内に収容することに
よつて外部端子の数を大巾に減らすことができ
る。
すブロツク図である。１１はＫビツトのカウンタ
であり、信号線１０１のリセツト信号により初期
化された後、信号線１０２のクロツク信号を受け
て、AND論理アレイ１の列の番号を順次計数す
る。１２はデコーダであり、カウンタ１１のＫビ
ツトの出力信号を信号線１０５−１，…，１０５
−Ｋを通じて入力しデコードして信号線１０６−
１，…，１０６−Ｎへ出力する。１３−１，…，
１３−ＮはANDゲートであり、それぞれがデコ
ーダ１２のＮ個の出力信号で制御されて、その中
の１つだけが信号線１０３を通じ入力される書込
み制御信号を通過させることができる。書込み制
御信号は、クロツク信号に同期して入力され、カ
ウンタ１１が順番に指示するANDゲート１３−
１，…，１３−Ｎを介しその出力信号線１０４−
１，…，１０４−Ｎを通じて、AND論理アレイ
２の対応する列へ順次分配されて供給される。書
込み制御信号１の一例を示したが、カウンタ１１
はレジスタあるいはシフトレジスタ等に置替え
て、外部からAND論理アレイ２の列番号を任意
に指示することもできる。信号線１０４−１…，
１０４−Ｎを外部端子に接続し、直接外部より書
込み制御信号を供給してもよいが、この例のよう
な書込み制御回路を１チツプ内に収容することに
よつて外部端子の数を大巾に減らすことができ
る。
第３図はAND論理アレイ２の構成を示すブロ
ツク図である。
ツク図である。
２１−１１，…，２１−MNは三安定記憶セル
であり、Ｍ行Ｎ列の行列状に配置されている。同
じ行の三安定記憶セルへは共通の２値論理入力信
号および共通の３値書込み入力信号が入力され、
同じ列の三安定記憶セルへは同時に書込み制御信
号が入力される。例えば第１行目の三安定記憶セ
ル２１−１１，…，２１…１Ｎへは信号線２０１
−１および信号線２０２−１それぞれに供給され
る２値論理入力信号および３値書込み入力信号が
入力され、第１列目の三安定記憶セル２１−１
１，…，２１−Ｍ１へは信号線１０４−１に供給
される書込み制御信号が入力される。
であり、Ｍ行Ｎ列の行列状に配置されている。同
じ行の三安定記憶セルへは共通の２値論理入力信
号および共通の３値書込み入力信号が入力され、
同じ列の三安定記憶セルへは同時に書込み制御信
号が入力される。例えば第１行目の三安定記憶セ
ル２１−１１，…，２１…１Ｎへは信号線２０１
−１および信号線２０２−１それぞれに供給され
る２値論理入力信号および３値書込み入力信号が
入力され、第１列目の三安定記憶セル２１−１
１，…，２１−Ｍ１へは信号線１０４−１に供給
される書込み制御信号が入力される。
２２−１１，…，２２−MNはダイオードであ
り、それぞれ三安定記憶セル２１−１１，…，２
１−MNの出力信号を受け、その出力端は各列毎
に共通にされてそれぞれ信号線２０３−１，…，
２０３−Ｎへ接続される。信号線２０３−１，
…，２０３−ＮはAND論理アレイ２の出力信号
線でもあり、一方に電源線２０４からそれぞれ抵
抗器２３−１，…，２３−Ｎを介して正電圧の供
給を受けている。これにより、例えば第１列目の
三安定記憶セルの出力信号はダイオード２２−１
１，…，２２−Ｍ１を介してAND演算され結果
が信号線２０３−１へ出力される等のように、各
列それぞれに同一列の三安定記憶セルの出力信号
はAND演算されてその結果が信号２０３−１，
…，２０３−Ｎへ出力される。
り、それぞれ三安定記憶セル２１−１１，…，２
１−MNの出力信号を受け、その出力端は各列毎
に共通にされてそれぞれ信号線２０３−１，…，
２０３−Ｎへ接続される。信号線２０３−１，
…，２０３−ＮはAND論理アレイ２の出力信号
線でもあり、一方に電源線２０４からそれぞれ抵
抗器２３−１，…，２３−Ｎを介して正電圧の供
給を受けている。これにより、例えば第１列目の
三安定記憶セルの出力信号はダイオード２２−１
１，…，２２−Ｍ１を介してAND演算され結果
が信号線２０３−１へ出力される等のように、各
列それぞれに同一列の三安定記憶セルの出力信号
はAND演算されてその結果が信号２０３−１，
…，２０３−Ｎへ出力される。
第４図に三安定記憶セル２１−１１，…，２１
−MNの具体的構成を示す。５１，５２，…，５
９はNANDゲートである。２値の論理入力信号
は２本の信号線２０１ａのおよび２０１ｂを通じ
て、その肯定信号X1および否定信号1によつて
表わされ供給される。３直書込み入力信号は３本
の信号線２０２ａ，２０２ｂおよび２０２ｃを通
じて、３個の２値信号Ａ，ＢおよびＣによつて表
わされ供給される。書込み制御信号Ｗは信号線１
０４を通じて供給され、NANDゲート５１，５
２および５３を介して書込み入力信号Ａ，Ｂおよ
びＣの入力を制御する。NANDゲート５４，５
５および５６は帰環ループを形成し３つの安定状
態を作るように構成されて、この安定状態により
入力された３値信号を記憶する。その記憶内容は
NANDゲート５４，５５，５６の出力信号Y1，
Y2，Y3で識別され、また論理入力信号X1（およ
び1）によりNANDゲート５７，５８および５
９を介して連想的に読出される。２０５はこの三
安定記憶セルの出力信号線であり、読出された出
力信号Ｚが導出される。
−MNの具体的構成を示す。５１，５２，…，５
９はNANDゲートである。２値の論理入力信号
は２本の信号線２０１ａのおよび２０１ｂを通じ
て、その肯定信号X1および否定信号1によつて
表わされ供給される。３直書込み入力信号は３本
の信号線２０２ａ，２０２ｂおよび２０２ｃを通
じて、３個の２値信号Ａ，ＢおよびＣによつて表
わされ供給される。書込み制御信号Ｗは信号線１
０４を通じて供給され、NANDゲート５１，５
２および５３を介して書込み入力信号Ａ，Ｂおよ
びＣの入力を制御する。NANDゲート５４，５
５および５６は帰環ループを形成し３つの安定状
態を作るように構成されて、この安定状態により
入力された３値信号を記憶する。その記憶内容は
NANDゲート５４，５５，５６の出力信号Y1，
Y2，Y3で識別され、また論理入力信号X1（およ
び1）によりNANDゲート５７，５８および５
９を介して連想的に読出される。２０５はこの三
安定記憶セルの出力信号線であり、読出された出
力信号Ｚが導出される。
第５図を参照すれば、第４図の３安定記憶セル
の動作がさらに明確に説明される。ここで３値信
号“１”，“Ｘ”，“０”は３つの２値信号の組合せ
で表わされて、それぞれ（１，１，０），（１，
０，１）（０，１，１）と対応している。またこ
のように３値信号のそれぞれに対応させられた
（Y1，Y2，Y3）の組は３つの安定状態に相当す
る。第５図ａはＷが１のとき、（Ａ，Ｂ，Ｃ）と
（Y1，Y2，Y3）との関係を３値のそれぞれにつ
いて示している。なお省略されているが、Ｗが０
となると、（Y1，Y2，Y3）の値はそのまま保持
される。即ち、同図は書込みに係わる関係を説明
したものである。例えば書込み入力信号（Ａ，
Ｂ，Ｃ）を（１，１，０）として書込み制御信号
Ｗにイパルス供給すれば、（Y1，Y2，Y3）に同
じ（１，１，０）が記憶され、これが３値信号の
“１”の書込みである。第５図ｂは各記憶内容
（Y1，Y2，Y3）に対し、論理入力信号X1と読出
し出力信号Ｚとの関係を示している。即ち同図読
出しに係わる連想規則を説明したものある。例え
ば（Y1，Y2，Y3）が（１，１，０）のとき、X1
を１とすればＺは１，X1を０とすればＺは０と
なり、これが記憶状態“１”の読出しである。即
ち、このような連想的な読出しとは、記憶状態
“１”，“Ｘ”，“０”それぞれに対してＺ＝X1，Ｚ
＝１，Ｚ＝1なる論理出力を得ていることに他
ならない。
の動作がさらに明確に説明される。ここで３値信
号“１”，“Ｘ”，“０”は３つの２値信号の組合せ
で表わされて、それぞれ（１，１，０），（１，
０，１）（０，１，１）と対応している。またこ
のように３値信号のそれぞれに対応させられた
（Y1，Y2，Y3）の組は３つの安定状態に相当す
る。第５図ａはＷが１のとき、（Ａ，Ｂ，Ｃ）と
（Y1，Y2，Y3）との関係を３値のそれぞれにつ
いて示している。なお省略されているが、Ｗが０
となると、（Y1，Y2，Y3）の値はそのまま保持
される。即ち、同図は書込みに係わる関係を説明
したものである。例えば書込み入力信号（Ａ，
Ｂ，Ｃ）を（１，１，０）として書込み制御信号
Ｗにイパルス供給すれば、（Y1，Y2，Y3）に同
じ（１，１，０）が記憶され、これが３値信号の
“１”の書込みである。第５図ｂは各記憶内容
（Y1，Y2，Y3）に対し、論理入力信号X1と読出
し出力信号Ｚとの関係を示している。即ち同図読
出しに係わる連想規則を説明したものある。例え
ば（Y1，Y2，Y3）が（１，１，０）のとき、X1
を１とすればＺは１，X1を０とすればＺは０と
なり、これが記憶状態“１”の読出しである。即
ち、このような連想的な読出しとは、記憶状態
“１”，“Ｘ”，“０”それぞれに対してＺ＝X1，Ｚ
＝１，Ｚ＝1なる論理出力を得ていることに他
ならない。
再び第３図を参照すれば、第４図と対比して明
らかだが信号線２ｄ−１，…，２０１−Ｍはそれ
ぞれが信号線２０１ａ，２０１ｂなる１組で成
り、信号線２０２−１，…，２０２−Ｍはそれぞ
れが信号線２０２ａ，２０２ｂ，２０２ｃなる１
組で成つていることを特に注意する。
らかだが信号線２ｄ−１，…，２０１−Ｍはそれ
ぞれが信号線２０１ａ，２０１ｂなる１組で成
り、信号線２０２−１，…，２０２−Ｍはそれぞ
れが信号線２０２ａ，２０２ｂ，２０２ｃなる１
組で成つていることを特に注意する。
このように構成されたAND論理アレイ２にお
いて、信号線２０１−１，…，２０１−Ｍを通じ
て入力されるＭ個の３値書込み入力信号は、書込
み制御信号が信号線１０４−１，…，１０４−Ｎ
のうちの１本を通じて入力されて、その選択され
た列の三安定記憶セルへそれぞれ同時に書込まれ
る。また書込み制御回路１から書込制御信号が同
期的に供給されるとき、各列が順番に選択され
て、このとき合せてＭ個の３値書込み入力信号を
各列それぞれに供給すれば、全ての三安定記憶セ
ルに所望の３値信号を書込むことができる。さら
にＭ個の２値論理入力信号が信号線２０１−１，
…，２０１−Ｎを通じて入力され、各三安定記憶
セルからそれぞれ連想的に読出される出力信号
が、各列それぞれのダイオード接続を介して
AND演算され信号線２０３−１，…，２０３−
Ｎへ出力される。即ちAND論理アレイ２の出力
はＭ個の論理入力信号の各三安定記憶セルの記憶
内容で制御されたAND演算によるＮ個の２値出
力信号である。理解を深めるため次図を参照す
る。
いて、信号線２０１−１，…，２０１−Ｍを通じ
て入力されるＭ個の３値書込み入力信号は、書込
み制御信号が信号線１０４−１，…，１０４−Ｎ
のうちの１本を通じて入力されて、その選択され
た列の三安定記憶セルへそれぞれ同時に書込まれ
る。また書込み制御回路１から書込制御信号が同
期的に供給されるとき、各列が順番に選択され
て、このとき合せてＭ個の３値書込み入力信号を
各列それぞれに供給すれば、全ての三安定記憶セ
ルに所望の３値信号を書込むことができる。さら
にＭ個の２値論理入力信号が信号線２０１−１，
…，２０１−Ｎを通じて入力され、各三安定記憶
セルからそれぞれ連想的に読出される出力信号
が、各列それぞれのダイオード接続を介して
AND演算され信号線２０３−１，…，２０３−
Ｎへ出力される。即ちAND論理アレイ２の出力
はＭ個の論理入力信号の各三安定記憶セルの記憶
内容で制御されたAND演算によるＮ個の２値出
力信号である。理解を深めるため次図を参照す
る。
第６図を参照すれば、このAND論理アレイ２
で論理関数が実現される具体的な一例が示されて
いる。同図は、一例として３行２列の行列にて各
三安定記憶セル２１−１１，…，２１−３２へは
既にそれぞれ３値信号が書込まれた状態にあるも
のとし、図を簡単にするため一部は省略されてい
る。各行それぞれに論理入力信号X1，X2，X3が
入力されると、例えば第１列目の三安定記憶セル
２１−１１，２１−２１，２１−３１にはそれぞ
れ“１”，“０”，“Ｘ”なる３値信号が記憶されて
いるので、それぞれから読出される出力信号は
X1，2，１であり、これらがAND演算されて
X1 2なるAND論理信号が得られる等、各列そ
れぞれに各三安定記憶セルに書込まれた３値信号
で制御されたAND論理信号X1 2，1X2 3等が
得られる。これらのAND論理信号は後述のOR論
理アレイ３へ供給されるとさらに複雑な論理関数
例えばX1 2＋1X2 3等が実現される。
で論理関数が実現される具体的な一例が示されて
いる。同図は、一例として３行２列の行列にて各
三安定記憶セル２１−１１，…，２１−３２へは
既にそれぞれ３値信号が書込まれた状態にあるも
のとし、図を簡単にするため一部は省略されてい
る。各行それぞれに論理入力信号X1，X2，X3が
入力されると、例えば第１列目の三安定記憶セル
２１−１１，２１−２１，２１−３１にはそれぞ
れ“１”，“０”，“Ｘ”なる３値信号が記憶されて
いるので、それぞれから読出される出力信号は
X1，2，１であり、これらがAND演算されて
X1 2なるAND論理信号が得られる等、各列そ
れぞれに各三安定記憶セルに書込まれた３値信号
で制御されたAND論理信号X1 2，1X2 3等が
得られる。これらのAND論理信号は後述のOR論
理アレイ３へ供給されるとさらに複雑な論理関数
例えばX1 2＋1X2 3等が実現される。
AND論理アレイ２の構成について若干の注意
すべき点を述べておく。ダイオード２２−１１，
…，２２−MNについては、AND演算を行なう
機構を代表的一例として特に明記したものであ
る。従つて従来技術によるPLA等で用いられる
AND演算機構は何れも適用でき、しかも例えば
各ダイオードの入力であるNANDゲート５９の
出力がオープンコレクタであるようなときは、そ
のダイオードは省略されることもある。肯定否定
２つの信号により伝えられた２値論理信号は各三
安定記憶セル内にインバータを持つことにより１
つの信号として伝えることができる。書込み制御
信号および３値書込み入力信号の供給について
は、例えば行と列の関係を入替えてもよく、一般
的に選択された三安定記憶セルへの書込みを可能
とする構成であればよい。
すべき点を述べておく。ダイオード２２−１１，
…，２２−MNについては、AND演算を行なう
機構を代表的一例として特に明記したものであ
る。従つて従来技術によるPLA等で用いられる
AND演算機構は何れも適用でき、しかも例えば
各ダイオードの入力であるNANDゲート５９の
出力がオープンコレクタであるようなときは、そ
のダイオードは省略されることもある。肯定否定
２つの信号により伝えられた２値論理信号は各三
安定記憶セル内にインバータを持つことにより１
つの信号として伝えることができる。書込み制御
信号および３値書込み入力信号の供給について
は、例えば行と列の関係を入替えてもよく、一般
的に選択された三安定記憶セルへの書込みを可能
とする構成であればよい。
第７図はOR論理アレイ３の具体的な構成を示
す回路図である。３１−１，…，３１−は第１
の組のダイオードであり、AND論理アレイ２の
第１〜第番目の出力信号線２０３−１，…，２
０３−を受けている。３１−Ｊ，…，３１−Ｎ
は第Ｌの組のダイオードであり、同様にして
AND論理アレイ２の第Ｊ〜第Ｎ番目の出力信号
線２０３−Ｊ，…，２０３−Ｎを受けている。第
１の組のダイオード３１−１，…，３１−は出
力端を共通にして信号線３０１−１に接続され
る。同様にして第Ｌの組のダイオード３１−Ｊ，
…，３１−Ｎは出力端を共通にして信号線３０１
−Ｌに接続される。信号線３０１−１，…，３０
１−ＬはOR論理アレイ３の各行の出力信号線で
もあり、一端はそれぞれ抵抗器３２−１，…，３
２−Ｌを介して接地されている。このように構成
されて、信号線２０３−１，…，２０３−Ｎを通
じてOR論理アレイ３へ入力されるAND論理アレ
イ２の出力信号は、それぞれの組毎にOR演算さ
れて信号線３０１−１，…，３０１−Ｌへ出力さ
れる。本実施例によれば、OR演算は予じめ決め
られた組合せによるが、OR論理アレイ３の構成
が簡単であることが利点である。
す回路図である。３１−１，…，３１−は第１
の組のダイオードであり、AND論理アレイ２の
第１〜第番目の出力信号線２０３−１，…，２
０３−を受けている。３１−Ｊ，…，３１−Ｎ
は第Ｌの組のダイオードであり、同様にして
AND論理アレイ２の第Ｊ〜第Ｎ番目の出力信号
線２０３−Ｊ，…，２０３−Ｎを受けている。第
１の組のダイオード３１−１，…，３１−は出
力端を共通にして信号線３０１−１に接続され
る。同様にして第Ｌの組のダイオード３１−Ｊ，
…，３１−Ｎは出力端を共通にして信号線３０１
−Ｌに接続される。信号線３０１−１，…，３０
１−ＬはOR論理アレイ３の各行の出力信号線で
もあり、一端はそれぞれ抵抗器３２−１，…，３
２−Ｌを介して接地されている。このように構成
されて、信号線２０３−１，…，２０３−Ｎを通
じてOR論理アレイ３へ入力されるAND論理アレ
イ２の出力信号は、それぞれの組毎にOR演算さ
れて信号線３０１−１，…，３０１−Ｌへ出力さ
れる。本実施例によれば、OR演算は予じめ決め
られた組合せによるが、OR論理アレイ３の構成
が簡単であることが利点である。
第８図は本発明の別の実施例を示すブロツク図
であり、前述の実施例に比してOR論理アレイの
構成を異にする。従つて書込み制御回路１、
AND論理アレイ２および同一参照番号を付けら
れた各信号線は第１図と同様に構成されたもので
ある。３′は本実施例によるOR論理アレイであ
り、後述のように書込み可能な二安定記憶セルで
構成されており、信号線３０２−１，…，３０２
−Ｌを通じＬ個の２値書込み入力信号が外部から
供給され、AND論理アレイ２と同様に信号線１
０４−１，…，１０４−Ｎをじて書込み制御信号
が供給される。
であり、前述の実施例に比してOR論理アレイの
構成を異にする。従つて書込み制御回路１、
AND論理アレイ２および同一参照番号を付けら
れた各信号線は第１図と同様に構成されたもので
ある。３′は本実施例によるOR論理アレイであ
り、後述のように書込み可能な二安定記憶セルで
構成されており、信号線３０２−１，…，３０２
−Ｌを通じＬ個の２値書込み入力信号が外部から
供給され、AND論理アレイ２と同様に信号線１
０４−１，…，１０４−Ｎをじて書込み制御信号
が供給される。
第９図を参照すれば、OR論理アレイ３′の具
体的な構成が示されている。３３―１１，…，３
３−LNは二安定記憶セルであり、Ｌ行Ｎ列の行
列状に配置されている。同一行の各二安定記憶セ
ルへは共通の２値書込み入力信号が供給され、同
一列の各各二安定記憶セルへは共通の書込み制御
信号およびAND論理アレイ２の出力信号が供給
される。例えば、第１行目の二安定記憶セル３３
−１１，…，３３−１Ｎへは信号線３０２−１を
通じて供給される２値書込み入力信号が入力さ
れ、第１列目の二安定記憶セル３３−１１，…，
３３−Ｌ１へは信号線１０４−１および信号線２
０３−１それぞれを通じて供給される書込み制御
信号およびAND論理アレイの第１列目の出力信
号が入力される。３４−１１，…，３４−LNは
ダイオードであり、それぞれ二安定記憶セル３３
−１１，…，３３−LNの出力信号を受け、その
出力端は各行それぞれに共通にされて信号線３０
１−１，３０１−Ｌに接続されている。信号線３
０１−１，…，３０１−ＬはOR論理アレイ３′
の出力信号線でもあり、一端は抵抗器３５−１，
…，３５−Ｌを介して接地されている。これによ
り、例えば第１行目の二安定記憶セル３３−１
１，…，３３−１Ｎの出力信号はダイオード３４
−１１，…，３４−１Ｎを介してOR演算され結
果が信号線３０１−１へ出力される等のように、
各行それぞれに同一行の三安定記憶セルの出力信
号はOR演算されて結果が信号線３０１−１，
…，３０１−Ｌへと出力される。
体的な構成が示されている。３３―１１，…，３
３−LNは二安定記憶セルであり、Ｌ行Ｎ列の行
列状に配置されている。同一行の各二安定記憶セ
ルへは共通の２値書込み入力信号が供給され、同
一列の各各二安定記憶セルへは共通の書込み制御
信号およびAND論理アレイ２の出力信号が供給
される。例えば、第１行目の二安定記憶セル３３
−１１，…，３３−１Ｎへは信号線３０２−１を
通じて供給される２値書込み入力信号が入力さ
れ、第１列目の二安定記憶セル３３−１１，…，
３３−Ｌ１へは信号線１０４−１および信号線２
０３−１それぞれを通じて供給される書込み制御
信号およびAND論理アレイの第１列目の出力信
号が入力される。３４−１１，…，３４−LNは
ダイオードであり、それぞれ二安定記憶セル３３
−１１，…，３３−LNの出力信号を受け、その
出力端は各行それぞれに共通にされて信号線３０
１−１，３０１−Ｌに接続されている。信号線３
０１−１，…，３０１−ＬはOR論理アレイ３′
の出力信号線でもあり、一端は抵抗器３５−１，
…，３５−Ｌを介して接地されている。これによ
り、例えば第１行目の二安定記憶セル３３−１
１，…，３３−１Ｎの出力信号はダイオード３４
−１１，…，３４−１Ｎを介してOR演算され結
果が信号線３０１−１へ出力される等のように、
各行それぞれに同一行の三安定記憶セルの出力信
号はOR演算されて結果が信号線３０１−１，
…，３０１−Ｌへと出力される。
第１０図は二安定記憶セル３３−１１，…，３
３−LNの具体的な構成を示す回路図である。６
１，６２，６３，６４はNANDゲートであり、
セツトリセツトフリツプフロツプを構成する。２
値の書込み入力信号は一組の信号線３０２ａ，３
０２ｂを通じ、一方にその肯定信号Ｄと他方に否
定信号として供給される。このとき書込み制御
信号が信号線１０４を通じ入力され、２値書込み
入力信号Ｄは前記フリツプフロツプへ記憶され
る。６５はANDゲートであり、上記の記憶内容
により信号線２０３を通じて入力されるAND論
理アレイ２の出力信号の１つをゲートして信号線
３０３へ出力する。即ちこの二安定記憶セルは、
記憶内容が１のとき入力されるAND論理アレイ
２の出力信号の１つをそのまま通過させて出力
し、記憶内容が０のときは常に０を出力する。
３−LNの具体的な構成を示す回路図である。６
１，６２，６３，６４はNANDゲートであり、
セツトリセツトフリツプフロツプを構成する。２
値の書込み入力信号は一組の信号線３０２ａ，３
０２ｂを通じ、一方にその肯定信号Ｄと他方に否
定信号として供給される。このとき書込み制御
信号が信号線１０４を通じ入力され、２値書込み
入力信号Ｄは前記フリツプフロツプへ記憶され
る。６５はANDゲートであり、上記の記憶内容
により信号線２０３を通じて入力されるAND論
理アレイ２の出力信号の１つをゲートして信号線
３０３へ出力する。即ちこの二安定記憶セルは、
記憶内容が１のとき入力されるAND論理アレイ
２の出力信号の１つをそのまま通過させて出力
し、記憶内容が０のときは常に０を出力する。
再び第９図を参照して、信号線３０２−１，
…，３０２−Ｌはそれぞれ一組の信号線３０２
ａ，３０２ｂで成つていて、それぞれに供給され
る２値書込み入力信号は信号線１０４−１，…，
１０４−Ｎを通じ供給される書込み制御信号によ
り選択される列の二安定記憶セルへ書込まれる。
信号線２０３−１，…，２０３−Ｎを通じ供給さ
れるAND論理アレイの出力信号は、それぞれが
入力される二安定記憶セル３３−１１，３３−
LN等の記憶内容が１であるときのみそれぞれの
ダイオード３４−１１，…，３４−LNへ伝えら
れ、各列それぞれでOR演算される。即ちこの
OR論理アレイ３′によれば、各二安定記憶セル
３３−１１，…，３４−LNの記憶内容を書替え
ることによりOR演算を制御できる。
…，３０２−Ｌはそれぞれ一組の信号線３０２
ａ，３０２ｂで成つていて、それぞれに供給され
る２値書込み入力信号は信号線１０４−１，…，
１０４−Ｎを通じ供給される書込み制御信号によ
り選択される列の二安定記憶セルへ書込まれる。
信号線２０３−１，…，２０３−Ｎを通じ供給さ
れるAND論理アレイの出力信号は、それぞれが
入力される二安定記憶セル３３−１１，３３−
LN等の記憶内容が１であるときのみそれぞれの
ダイオード３４−１１，…，３４−LNへ伝えら
れ、各列それぞれでOR演算される。即ちこの
OR論理アレイ３′によれば、各二安定記憶セル
３３−１１，…，３４−LNの記憶内容を書替え
ることによりOR演算を制御できる。
以上説明を要約すれば、本発明の効果は三安定
記憶セルにより回路量が少なくして効率良く３値
信号が記憶され、これらを含む記憶セルを設ける
ことにより、随時電気的に書替えて任意の論理動
作を行なわしめる論理アレイ回路が提供されたこ
とである。
記憶セルにより回路量が少なくして効率良く３値
信号が記憶され、これらを含む記憶セルを設ける
ことにより、随時電気的に書替えて任意の論理動
作を行なわしめる論理アレイ回路が提供されたこ
とである。
第１図は本発明の一実施例を示すブロツク図、
第２図は書込み制御回路１の構成を示すブロツク
図、第３図はAND論理アレイの構成を示すブロ
ツク図、第４図は三安定記憶セルの構成を示す回
路図、第５図ａ，ｂは三安定記憶セルの各信号値
の関係を示す図、第６図はAND論理アレイによ
り論理関数を実現する一例を示すブロツク図、第
７図はOR論理アレイの構成を示す回路図、第８
図は本発明の別の実施例を示すブロツク図、第９
図はOR論理アレイの別の構成を示すブロツク
図、第１０図は二安定記憶セルの構成を示す回路
図である。同図において、１……書込み制御信
号、２……AND論理アレイ、３，３′……OR論
理アレイ、１３−１，…，１３−Ｎ…ANDゲー
ト、２１−１１，…，２１−MN……三安定記憶
セル、２２−１１，…，２２−MN……ダイオー
ド、２３−１，…，２３−Ｎ……抵抗器、５１，
…，５９……NANDゲート、３１−１，…，３
１−Ｎ……ダイオード、３３−１１，…，３３−
LN……二安定記憶セル、３４−１１，…，３４
−LN……ダイオード、３５−１，…，３５−Ｌ
……抵抗器、６１，…，６４……NANDゲート、
６５……ANDゲートである。
第２図は書込み制御回路１の構成を示すブロツク
図、第３図はAND論理アレイの構成を示すブロ
ツク図、第４図は三安定記憶セルの構成を示す回
路図、第５図ａ，ｂは三安定記憶セルの各信号値
の関係を示す図、第６図はAND論理アレイによ
り論理関数を実現する一例を示すブロツク図、第
７図はOR論理アレイの構成を示す回路図、第８
図は本発明の別の実施例を示すブロツク図、第９
図はOR論理アレイの別の構成を示すブロツク
図、第１０図は二安定記憶セルの構成を示す回路
図である。同図において、１……書込み制御信
号、２……AND論理アレイ、３，３′……OR論
理アレイ、１３−１，…，１３−Ｎ…ANDゲー
ト、２１−１１，…，２１−MN……三安定記憶
セル、２２−１１，…，２２−MN……ダイオー
ド、２３−１，…，２３−Ｎ……抵抗器、５１，
…，５９……NANDゲート、３１−１，…，３
１−Ｎ……ダイオード、３３−１１，…，３３−
LN……二安定記憶セル、３４−１１，…，３４
−LN……ダイオード、３５−１，…，３５−Ｌ
……抵抗器、６１，…，６４……NANDゲート、
６５……ANDゲートである。
Claims (1)
- 【特許請求の範囲】 １ ３つの安定状態を持ち、書込み制御信号で制
御されて入力される３値書込み入力信号を前記安
定状態に対応させて記憶し、２値論理入力信号を
入力して前記安定状態により記憶された内容を予
じめ決められた規則で連想的に読出すことのでき
る複数の三安定記憶セルを行列状に配置し、複数
の前記三安定記憶セルの出力信号をそれぞれに受
ける複数のダイオードを各列毎に出力端を共通に
接続して設け、同一行の複数の前記三安定記憶セ
ルは同一の前記論理入力信号の供給を受け、同一
列の複数の前記三安定記憶セルの出力信号は複数
の前記ダイオードを介してAND演算されて、外
部から複数の前記論理入力信号が各行それぞれに
入力されると複数の前記AND演算による結果が
各列それぞれに出力されるAND論理アレイを備
え、複数の前記三安定記憶セルの記憶内容に従つ
た論理動作をすることを特徴とする書込み可能な
論理アレイ回路。 ２ 同一行（又は列）の複数の前記三安定記憶セ
ルは同一の前記３値書込み入力信号の供給を受
け、同一列（又は行）の複数の前記三安定記憶セ
ルは同時に前記書込み制御信号の供給を受けて、
外部から複数の前記３値書込み入力信号が各行
（又は列）それぞれに入力されて同時に、前記書
込み制御信号が選択された１つの列（又は行）へ
入力されると複数の前記３値書込み入力信号が前
記選択された列（又は行）の複数の前記三安定記
憶セルへそれぞれ同時に書込まれる前記AND論
理アレイを備える特許請求の範囲第１項記載の書
込み可能な論理アレイ回路。 ３ ３つの安定状態を持ち、書込み制御信号で制
御されて入力される３値書込み入力信号を前記安
定情態に対応させて記憶し、２値論理入力信号を
入力して前記安定状態により記憶された内容を予
じめ決められた規則で連想的に読出すことのでき
る複数の三安定記憶セルを行列状に配置し、複数
の前記三安定記憶セルの出力信号をそれぞれに受
ける複数の第一のダイオードを各列毎に出力端を
共通に接続して設け、同一行の複数の前記三安定
記憶セルは同一の前記論理入力信号の供給を受
け、同一列の複数の前記三安定記憶セルの出力信
号は複数の前記第一のダイオードを介してAND
演算されて、外部から複数の前記論理入力信号が
各行それぞれに入力されると複数の前記AND演
算による結果が各列それぞれに出力されるAND
論理アレイと、前記AND論理アレイの複数の出
力信号をそれぞれに受ける複数の第二のダイオー
ドを複数の組に分け各組毎に出力端を共通に接続
して設け、前記AND論理アレイの複数の出力信
号が複数の前記第二のダイオードを介して前記各
組毎にOR演算されて出力されるOR論理アレイ
とを備え、複数の前記三安定記憶セルの記憶内容
に従つた論理動作をすることを特徴とする書込み
可能な論理アレイ回路。 ４ 同一行（又は列）の複数の前記三安定記憶セ
ルは同一前記３値書込み入力信号の供給を受け、
同一列（又は行）の複数の前記三安定記憶セルは
同時に前記書込み制御信号の供給を受けて、外部
から複数の前記３値書込み入力信号が各行（又は
列）それぞれに入力されて同時に、前記書込み制
御信号が選択された１つの列（又は行）へ入力さ
れると複数の前記３値書込み入力信号が前記選択
された列（又は行）の複数の前記三安定記憶セル
へそれぞれ同時に書込まれる前記AND論理アレ
イを備える特許請求の範囲第３項記載の書込み可
能な論理アレイ回路。 ５ ３つの安定状態を持ち、書込み制御信号で制
御されて入力される３値書込み入力信号を前記安
定状態に対応させて記憶し、２値論理入力信号を
入力して前記安定状態により記憶された内容を予
じめ決められた規則で連想的に読出すことのでき
る複数の三安定記憶セルを行列状に配置し、複数
の前記三安定記憶セルの出力信号をそれぞれに受
ける複数の第一のダイオードを各列毎に出力端を
共通に接続して設け、同一行の複数の前記三安定
記憶セルは同一の前記論理入力信号の供給を受
け、同一列の複数の前記三安定記憶セルの出力信
号は複数の前記第一のダイオードを介してAND
演算されて、外部から複数の前記論理入力信号が
各行それぞれに入力されると複数の前記AND演
算による結果が各列それぞれに出力されるAND
論理アレイと、前記書込み制御信号で制御されて
入力される２値書込み入力信号を記憶し、前記
AND論理アレイの出力信号の１つを受けその記
憶内容でゲートして出力する複数の二安定記憶セ
ルを行列状に配置し、複数の前記二安定記憶セル
の出力信号をそれぞれに受ける複数の第二のダイ
オードを各行毎に出力端を共通に接続して設け、
同一列の複数の前記二安定記憶セルは前記AND
論理アレイの同じ列からの出力信号の供給を受
け、同一行の複数の前記二安定記憶セルの出力信
号は複数の前記第二のダイオードを介してOR演
算されて、前記AND論理アレイの複数の出力信
号が各列それぞれに入力され複数の前記OR演算
による結果が各行それぞれに出力されるOR論理
アレイとを備え、複数の前記三安定記憶セルおよ
び複数の前記二安定記憶セルの記憶内容に従つた
論利動作をすることを特徴とする書込み可能な論
理アレイ回路。 ６ 同一行（又は列）の複数の前記三安定記憶セ
ルは同一の前記３値書込み入力信号の供給を受
け、同一列（又は行）の複数の前記三安定記憶セ
ルは同時に前記書込み制御信号の供給を受けて、
外部から複数の前記３値書込み入力信号が各行
（又は別）それぞれに入力されて同時に、前記書
込み制御信号が選択された１つの列（又は行）へ
入力されると複数の前記３値書込み入力信号が前
記選択された列（又は行）の複数の前記三安定記
憶セルへそれぞれ同時に書込まれる前記AND論
理アレイと、同一行（又は列）の複数の前記二安
定記憶セルは同一の前記２値書込み入力信号の供
給を受け、同一列（又は行）の複数の前記二安定
記憶セルは同時に前記書込み制御信号の供給を受
けて、外部から複数の前記２値書込み入力信号が
各行（又は列）それぞれに入力されて同時に、前
記書込み制御信号が選択された１つの列（又は
行）へ入力されると複数の前記２値書込み入力信
号が前記選択された列（又は行）の複数の前記二
安定記憶セルへそれぞれ同時に書込まれる前記
OR論理アレイとを備える特許請求の範囲第５項
記載の書込み可能な論理アレイ回路。 ７ ３つの安定状態を持ち、書込み制御信号で制
御されて入力される３値書込み入力信号を前記安
定状態に対応させて記憶し、２値論理入力信号を
入力して前記安定状態により記憶された内容を予
じめ決められた規則で連想的に読出すことのでき
る複数の三安定記憶セルを行列状に配置し、複数
の前記三安定記憶セルの出力信号をそれぞれに受
ける複数の第一のダイオードを各列毎に出力端を
共通に接続して設け、同一行の複数の前記三安定
記憶セルは同じ前記論理入力信号の供給を受け、
同一列の複数の前記三安定記憶セルの出力信号は
複数の前記第一のダイオードを介してAND演算
されて、外部から複数の前記論理入力信号が各行
それぞれに入力されると複数の前記AND演算に
よる結果が各列それぞれに出力されるAND論理
アレイと、前記書込み制御信号で制御されて入力
される２値書込み入力信号を記憶し、前記AND
論理アレイの出力信号の１つを受けその記憶内容
でゲートして出力する複数の二安定記憶セルを行
列状に配置し、複数の前記二安定記憶セルの出力
信号をそれぞれに受ける複数の第二のダイオード
を各行毎に出力端を共通に接続して設け、同一列
の複数の前記二安定記憶セルは前記AND論理ア
レイの同じ列からの出力信号の供給を受け、同一
行の複数の前記二安定記憶セルの出力信号は複数
の前記第二のダイオードを介してOR演算され
て、前記AND論理アレイの複数の出力信号が各
列それぞれに入力され複数の前記OR演算による
結果が各行それぞれに出力されるOR論理アレイ
と、前記AND論理アレイおよび前記OR論理アレ
イの列を１つずつ選択して前記書込み制御信号を
供給する書込み制御回路とを備え、同一行の複数
の前記三安定記憶セルは同じ前記３値書込み入力
信号の供給を受け、同一行の複数の前記二安定記
憶セルは同じ前記２値書込み入力信号の供給を受
け、同一列の複数の前記三安定記憶セルおよび二
安定記憶セルは同時に前記書込み制御信号の供給
を受けて、外部から複数の前記３値書込み入力信
号が前記AND論理アレイの各行それぞれに、ま
た複数の前記２値書込み入力信号が前記OR論理
アレイの各行それぞれに入力されて同時に、前記
書込み入力信号が前記AND論理アレイおよび前
記OR論理アレイの選択された１つの列へ入力さ
れると、複数の前記３値書込み入力信号および２
値書込み入力信号が前記選択された列の複数の前
記三安定記憶セルおよび前記二安定記憶セルへそ
れぞれ同時に書込まれ、複数の前記三安定記憶セ
ルおよび複数の前記二安定記憶セルの記憶内容に
従つた論理動作をすることを特徴とする書込み可
能な論理アレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020280A JPS5715533A (en) | 1980-07-02 | 1980-07-02 | Logical array circuit possible for write-in |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9020280A JPS5715533A (en) | 1980-07-02 | 1980-07-02 | Logical array circuit possible for write-in |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5715533A JPS5715533A (en) | 1982-01-26 |
| JPS6335129B2 true JPS6335129B2 (ja) | 1988-07-13 |
Family
ID=13991895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9020280A Granted JPS5715533A (en) | 1980-07-02 | 1980-07-02 | Logical array circuit possible for write-in |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5715533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502679A (ja) * | 1989-10-23 | 1992-05-14 | マイクロソフト コーポレイション | キーボードに取り付け可能な調節自在のクランプを備えたポインティングデバイス |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774421A (en) * | 1984-05-03 | 1988-09-27 | Altera Corporation | Programmable logic array device using EPROM technology |
-
1980
- 1980-07-02 JP JP9020280A patent/JPS5715533A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502679A (ja) * | 1989-10-23 | 1992-05-14 | マイクロソフト コーポレイション | キーボードに取り付け可能な調節自在のクランプを備えたポインティングデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5715533A (en) | 1982-01-26 |
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