JPS63318670A - ディジタル信号処理用プロセッサ - Google Patents
ディジタル信号処理用プロセッサInfo
- Publication number
- JPS63318670A JPS63318670A JP62154329A JP15432987A JPS63318670A JP S63318670 A JPS63318670 A JP S63318670A JP 62154329 A JP62154329 A JP 62154329A JP 15432987 A JP15432987 A JP 15432987A JP S63318670 A JPS63318670 A JP S63318670A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- output
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ディジタル信号を高速に処理するディジタル
信号処理用プロセッサの構成に関するものである。
信号処理用プロセッサの構成に関するものである。
（従来の技術）
従来のディジタル信号処理用プロセッサとしては例えば
特開昭５６−１０１２６６号公報、日本電気技報Ｎｏ、
ｌ：１５／１９８０ 、日本電気株式会社、 ｐ４４−
４６に開示されたものがある。第２図はこの種の従来の
信号処理用プロセッサの一構成例を示すブロック図であ
る。この信号処理用プロセッサは、シーケンス制御部と
、データＲＡＭ部と、データＲＯＭ部と、乗算器（以下
ＭＰＹと略す）部と、算術論理演算器（以下ＡＬＵと略
す）部と、入出力インタフェース部と、これら各部機能
ブロックを接続するメインバス５００から構成される。
特開昭５６−１０１２６６号公報、日本電気技報Ｎｏ、
ｌ：１５／１９８０ 、日本電気株式会社、 ｐ４４−
４６に開示されたものがある。第２図はこの種の従来の
信号処理用プロセッサの一構成例を示すブロック図であ
る。この信号処理用プロセッサは、シーケンス制御部と
、データＲＡＭ部と、データＲＯＭ部と、乗算器（以下
ＭＰＹと略す）部と、算術論理演算器（以下ＡＬＵと略
す）部と、入出力インタフェース部と、これら各部機能
ブロックを接続するメインバス５００から構成される。
シーケンス制御部は信号処理のためのプログラムを蓄積
するプログラムメモリ１７０と、該プログラムメモリ１
７０の読み出しを制御するプログラムカウンタ１７１と
、ジャンプ命令等をプログラムカウンタ１７１に出力す
るスタック１７２から成る。データＲＡＭ部は実時間処
理の計算途中の一時的なデータや、可変特性フィルタの
係数のごとき可変データを記憶する１面のデータＲＡ
Ｍ １５０と、前記プログラムによる制御でデータＲＡ
Ｍ １５０のメモリ読み出し等を制御するデータＲＡ
Ｍアドレスカウンタ１５１から成る。データＲＯＭ部は
ディジタルフィルタの係数や、非線形ＰＣＭにおけるｐ
−Ｌａｗ／Ａ−Ｌａｗのコード変換テーブル等、固定
したデータを記憶するデータＲＯＭ １５２と、該デー
タＲＯＭ １５２の読み出しを制御するデータＲＯＭア
ドレスカウンタ１５３から成る。ＭＰＹ部は選択回路１
５５，１５６と、乗算を実行するＭ Ｐ Ｙ １６０か
ら成る。Ａｌ１部は演算を実行するＡ Ｌ Ｕ １６１
と、該Ａ Ｌ Ｕ １６１の演算結果を蓄積するアキュ
ムレータ１６２ 、１６：１と、キャリーレジスタ１６
４，１６５と、アキュムレータ出力の一方を選択する選
択回路１６６と、該選択回路１６６からの信号をシフト
制御するシフタ１６７と、ＭＰＹ出力バス１６８と選択
回路１６９から成る。入出力インタフ、エース部はシリ
アル入力レジスタ１７３と、シリアル出力レジスタ１７
４と、出力ポート１７５と、パラレル入出力レジスタ１
７６と、制御レジスタ１７７と、出力ポート１７８と、
シリアル入出力クロック端子１８０と、シリアル入力端
子ｔ８ｔと、シリアル出力端子１８２から成る。
するプログラムメモリ１７０と、該プログラムメモリ１
７０の読み出しを制御するプログラムカウンタ１７１と
、ジャンプ命令等をプログラムカウンタ１７１に出力す
るスタック１７２から成る。データＲＡＭ部は実時間処
理の計算途中の一時的なデータや、可変特性フィルタの
係数のごとき可変データを記憶する１面のデータＲＡ
Ｍ １５０と、前記プログラムによる制御でデータＲＡ
Ｍ １５０のメモリ読み出し等を制御するデータＲＡ
Ｍアドレスカウンタ１５１から成る。データＲＯＭ部は
ディジタルフィルタの係数や、非線形ＰＣＭにおけるｐ
−Ｌａｗ／Ａ−Ｌａｗのコード変換テーブル等、固定
したデータを記憶するデータＲＯＭ １５２と、該デー
タＲＯＭ １５２の読み出しを制御するデータＲＯＭア
ドレスカウンタ１５３から成る。ＭＰＹ部は選択回路１
５５，１５６と、乗算を実行するＭ Ｐ Ｙ １６０か
ら成る。Ａｌ１部は演算を実行するＡ Ｌ Ｕ １６１
と、該Ａ Ｌ Ｕ １６１の演算結果を蓄積するアキュ
ムレータ１６２ 、１６：１と、キャリーレジスタ１６
４，１６５と、アキュムレータ出力の一方を選択する選
択回路１６６と、該選択回路１６６からの信号をシフト
制御するシフタ１６７と、ＭＰＹ出力バス１６８と選択
回路１６９から成る。入出力インタフ、エース部はシリ
アル入力レジスタ１７３と、シリアル出力レジスタ１７
４と、出力ポート１７５と、パラレル入出力レジスタ１
７６と、制御レジスタ１７７と、出力ポート１７８と、
シリアル入出力クロック端子１８０と、シリアル入力端
子ｔ８ｔと、シリアル出力端子１８２から成る。
このように従来の信号処理用プロセッサはＡｌ１部に付
随した形で２つのアキュムレータ１６２゜１６３とシフ
タ１６７を有しており、フィルタリング演算等の積和演
算処理に有利な構成であった。
随した形で２つのアキュムレータ１６２゜１６３とシフ
タ１６７を有しており、フィルタリング演算等の積和演
算処理に有利な構成であった。
（発明が解決しようとする問題点）
しかしながら、上記構成の信号処理用プロセッサでは、
乗算結果の桁移動操作の際、乗算命令に続いてシフト命
令を指定し、ＭＰＹ出力バス１６８、トのデータをＡ
Ｌ Ｕ １６１ と、アキュムレータ１６２゜１６３と
、シフタ１６．７経由で、もう一度ＡＬＵ部を通過させ
ることで桁移動する形式となっている。
乗算結果の桁移動操作の際、乗算命令に続いてシフト命
令を指定し、ＭＰＹ出力バス１６８、トのデータをＡ
Ｌ Ｕ １６１ と、アキュムレータ１６２゜１６３と
、シフタ１６．７経由で、もう一度ＡＬＵ部を通過させ
ることで桁移動する形式となっている。
さらに、シフトされたデータを用い他のデータメモリ出
力やＭＰＹ出力データとの算術論理演算を実行する際に
も、シフトされたデータを、一度ＡＬＵ部を経由してア
キュムレータ１６２，１６３にスタックしてから演算を
実行する形式になっている。
力やＭＰＹ出力データとの算術論理演算を実行する際に
も、シフトされたデータを、一度ＡＬＵ部を経由してア
キュムレータ１６２，１６３にスタックしてから演算を
実行する形式になっている。
そのため処理過程が複雑になるばかりでなく、演算時間
が増大するという欠点があった。
が増大するという欠点があった。
この発明は、以上述べた乗算命令及びシフト命令の各実
行及びシフトデータを用いた演等を行う際の処理過程の
複雑化と演算時間の増大等の問題点を除去し、より高速
処理に優れたディジタル信号処理用プロセッサを提供す
ることを目的とする。
行及びシフトデータを用いた演等を行う際の処理過程の
複雑化と演算時間の増大等の問題点を除去し、より高速
処理に優れたディジタル信号処理用プロセッサを提供す
ることを目的とする。
（問題点を解決するための手段）
本発明のディジタル信号処理用プロセッサは、前記従来
技術の問題点を解決するため、プログラムを蓄積するプ
ログラムメモリと、該プログラムメモリの読み出しを制
御する制御回路と、２変数データの格納及び読み出し専
用メモリ制御データの格納を行う３面構成のデータメモ
リと、該各データメモリと対応して設けられ、前記プロ
グラムによる制御によりメモリ読み出し番地を設定する
アドレスポインタと、前記データメモリとは独立に設け
られ、固定データを格納し、前記プログラム及び前記デ
ータメモリにより読み出し番地の設定、内容の読み出し
が行われる読み出し専用メモリと、乗数及び被乗数入力
を取り込み乗算を実行する乗算回路と、該乗算回路の乗
算結果をシフト制御する第１のシフタと、２入力を取り
込み算術論理演算を行う算術論理演算回路と、該算術論
理演算回路の演算結果をいずれか一方又は両方に蓄積す
る２つのアキュムレータと、該アキュムレータの内容を
シフト制御する第２のシフタと、いずれか一方のアキュ
ムレータ出力を選択する手段と、シリアル入力レジスタ
、シリアル出力レジスタ、パラレル入力レジスタ及びパ
ラレル出力レジスタを独立して保有する入出力インタフ
ェース部と、前記制御回路、データメモリ、読み出し専
用メモリ、乗算回路、算術論理演算回路及び入出力イン
タフェース部の各ブロックと共通に接続されるデータバ
スと、前記データメモリの前段に設けられ、前記データ
バスの内容を一時的に記憶させるための一時記憶レジス
タとを設けたものである。
技術の問題点を解決するため、プログラムを蓄積するプ
ログラムメモリと、該プログラムメモリの読み出しを制
御する制御回路と、２変数データの格納及び読み出し専
用メモリ制御データの格納を行う３面構成のデータメモ
リと、該各データメモリと対応して設けられ、前記プロ
グラムによる制御によりメモリ読み出し番地を設定する
アドレスポインタと、前記データメモリとは独立に設け
られ、固定データを格納し、前記プログラム及び前記デ
ータメモリにより読み出し番地の設定、内容の読み出し
が行われる読み出し専用メモリと、乗数及び被乗数入力
を取り込み乗算を実行する乗算回路と、該乗算回路の乗
算結果をシフト制御する第１のシフタと、２入力を取り
込み算術論理演算を行う算術論理演算回路と、該算術論
理演算回路の演算結果をいずれか一方又は両方に蓄積す
る２つのアキュムレータと、該アキュムレータの内容を
シフト制御する第２のシフタと、いずれか一方のアキュ
ムレータ出力を選択する手段と、シリアル入力レジスタ
、シリアル出力レジスタ、パラレル入力レジスタ及びパ
ラレル出力レジスタを独立して保有する入出力インタフ
ェース部と、前記制御回路、データメモリ、読み出し専
用メモリ、乗算回路、算術論理演算回路及び入出力イン
タフェース部の各ブロックと共通に接続されるデータバ
スと、前記データメモリの前段に設けられ、前記データ
バスの内容を一時的に記憶させるための一時記憶レジス
タとを設けたものである。
（作用）
本発明では、例えば乗算の際、各技術手段は次のように
作用する。制御回路はプログラムメモリから乗算実行の
プログラムを読出しデータバスを・介して各部を制御す
る。乗算回路は乗数、被乗数を入力し、乗算を実行する
わけであるが、３面構成のデータメモリ、読み出し専用
メモリ、アキュムレータはその出力を乗数又は被乗数と
して乗算回路に供給する。゛３面構成のデータメモリは
その２面を変数データ用とし、残りの１面を読み出し専
用メモリの読み出し制御データ格納用として用いること
ができる。乗算回路は入力した乗数、被乗数により乗算
を実行し、第１のシフタは乗算結果に対してシフト演算
を施し、その結果がラッチされる。
作用する。制御回路はプログラムメモリから乗算実行の
プログラムを読出しデータバスを・介して各部を制御す
る。乗算回路は乗数、被乗数を入力し、乗算を実行する
わけであるが、３面構成のデータメモリ、読み出し専用
メモリ、アキュムレータはその出力を乗数又は被乗数と
して乗算回路に供給する。゛３面構成のデータメモリは
その２面を変数データ用とし、残りの１面を読み出し専
用メモリの読み出し制御データ格納用として用いること
ができる。乗算回路は入力した乗数、被乗数により乗算
を実行し、第１のシフタは乗算結果に対してシフト演算
を施し、その結果がラッチされる。
また、算術論理演算の場合には、制御回路により算術論
理演算のプログラムが読み出され、データバスを介して
各部がプログラム制御される。算術論理演算回路の２入
力としてはデータメモリ、読み出し専用メモリ、アキュ
ムレータ、メインバスの出力が供給される。例えば一方
の入力をアキュムレータ出力、もう一方の入力を３面構
成のデータメモリの１つのメモリのデータとする。一方
のデータはアキュムレータに格納され、第２のシフタに
よりシフト制御されている。このシフトされたデータが
算術論理演算回路の一方の入力に供給される。もう一方
のデータは対応するアドレスポインタにより読み出し制
御されたデータメモリより出力され、算術論理演算回路
のもう一方の入力に供給される。算術論理演算回路は２
入力をもとに算術論理演算を実行する。そしてその演算
結果はアキュムレータの一方又は両方にラッチされ１、
第２のシフタのシフト値がセットされる。
理演算のプログラムが読み出され、データバスを介して
各部がプログラム制御される。算術論理演算回路の２入
力としてはデータメモリ、読み出し専用メモリ、アキュ
ムレータ、メインバスの出力が供給される。例えば一方
の入力をアキュムレータ出力、もう一方の入力を３面構
成のデータメモリの１つのメモリのデータとする。一方
のデータはアキュムレータに格納され、第２のシフタに
よりシフト制御されている。このシフトされたデータが
算術論理演算回路の一方の入力に供給される。もう一方
のデータは対応するアドレスポインタにより読み出し制
御されたデータメモリより出力され、算術論理演算回路
のもう一方の入力に供給される。算術論理演算回路は２
入力をもとに算術論理演算を実行する。そしてその演算
結果はアキュムレータの一方又は両方にラッチされ１、
第２のシフタのシフト値がセットされる。
このように乗算回路及びアキュムレータに付随した設け
られた第１及び第２のシックによるシフト制御により、
１命令１サイクルタイムで乗算及びシフト演算、算術論
理演算が可能となる。さらに、３面構成のデータメモリ
、データバス上のデータを−・時記憶させる一時記憶レ
ジスタ、パラレル・シリアル、入力・出力それぞれ独立
に設けられたレジスタは並列処理能力を向上させるよう
に働く。従って、より高速な演算処理が可能となり、前
記従来技術の問題点が解決される。
られた第１及び第２のシックによるシフト制御により、
１命令１サイクルタイムで乗算及びシフト演算、算術論
理演算が可能となる。さらに、３面構成のデータメモリ
、データバス上のデータを−・時記憶させる一時記憶レ
ジスタ、パラレル・シリアル、入力・出力それぞれ独立
に設けられたレジスタは並列処理能力を向上させるよう
に働く。従って、より高速な演算処理が可能となり、前
記従来技術の問題点が解決される。
（実施例）
以下この発明の実施例を詳細に説明する。
第１図は本実施例のディジタル信号処理用プロセッサの
構成を示すブロック図である。この信号処理用プロセッ
サは、シーケンス制御部と、データＲＡＭ部と、データ
ＲＯＭ部と、ＭＰＹ部と、ＡＬＵ部と、入出力インタフ
ェース部と、各部に共通したデー、タバス３１及び多数
の補助データバスから構成□される。シーケンス部はジ
ャンプ命令等の出力を行なうスタック１、プログラムメ
モリ３の読み出しを制御するプログラムカウンタ（ＰＣ
）２、信号処理のプログラムを蓄積するプログラムメモ
リ３及び処理命令の整合をとるパイプラインレジスタ４
から成る。データＲＡＭ部は３面構成のデータＲＡＭす
なわち第１のデータＲＡＭ８、第２のデータＲＡＭ？及
び第３のデータＲＡＭｌ０と、面記プログラムによる制
御によりこれらデータＲＡＭ８，７．１０のメモリ読み
出し番地をそれぞれ設定する第１〜第３のデータＲＡＭ
アドレスカウンタ（ＭＰＯ）５．（ＭＰＩ）６、（ＭＰ
２）９と、データＲＡＭセレクタ１４と、データＲＡＭ
入力セレクタ１５と、メインバス３１上の内容を一時的
に退避させるための第１及び第２の一時記憶レジスタ（
ＴＲＩ）１６゜（ＴＲ２）１７から成る。データＲＯＭ
部はデータＲＡＭ８，７．１０とは独立に設けられ、固
定データを蓄積し、前記プログラム及び第３のデータＲ
ＡＭｌ０により読み出し番地が設定、内容が読み出され
るデータＲＯＭ１３と、該データＲＯＭ１３の読み出し
を制御するデータＲＯＭアドレスカウンタ（ＲＰ）１２
と、データＲＯＭアドレスセレクタ１１から成る。ＭＰ
Ｙ部は乗算のための乗数を選択入力させるにラッチ入力
セレクタ１８と、被乗数を選択入力させるしラッチ入力
セレクタ２０と、乗数をラッチするＭＰＹ人カシカラッ
チ）１９と、被乗数をラッチするＭＰＹ人カシカラッチ
）２１と、入力された乗数及び被乗数により乗算を行う
ＭＰＹ２２と、ＭＰＹ２２の乗算結果をシフトさせるシ
フタ（ＭＳＦＴ）２３と、そのシフト結果をラッチする
ＭＰＹ出力ラッチ（ＭＬ）２４から成る。ＡＬＵ部はデ
ータＲＡＭ出力、データＲＯＭ出力、ＭＰＹ出力、アキ
ュムレータの内容、メインバスの内容から２入力を取り
込み演算を行うＡＬＵ２５と、ＡＬＵ２５のフラグ監視
により演算結果のオーバーフロー等を検出するためのフ
ラグレジスタ（ＦＬＡＧ ＲＥＧ） ２６と、ＡＬＵ２
５による演算結果をその一方又は両方に蓄積する第１及
び第２のアキュムレータ（ＡＣＣＯ）２７．（ＡＣＣＩ
）２Ｂと、第１のアキュムレータ（ＡＣＣＩ）２７の内
容をシフトさせるシフタ（ＡＳＦＴ）２９と、第１のア
キュムレータ（ＡＣＣＯ）２７又はシフタ（ＡＳＦＴ）
２９の内容のいずれかを選択しＡＬＵ２５の１入力とす
るアキュムレータ出力セレクタ３０から成る。入出力イ
ンタフェース部はそれぞれ独立に設けられたシリアル出
力レジスタ（Ｓｏｌ）３４゜（３０２）３２、シリアル
入力レジスタ（ｓｉｌ）３５．（ＳＩ２）３３、パラレ
ル出力レジスタ（ＯＲ）４０、パラレル入力レジスタ（
ＩＲ）４１、シリアル出力端子３６．３８、シリアル入
力端子３７．３９及びパラレル入出力ポート４２から成
る。
構成を示すブロック図である。この信号処理用プロセッ
サは、シーケンス制御部と、データＲＡＭ部と、データ
ＲＯＭ部と、ＭＰＹ部と、ＡＬＵ部と、入出力インタフ
ェース部と、各部に共通したデー、タバス３１及び多数
の補助データバスから構成□される。シーケンス部はジ
ャンプ命令等の出力を行なうスタック１、プログラムメ
モリ３の読み出しを制御するプログラムカウンタ（ＰＣ
）２、信号処理のプログラムを蓄積するプログラムメモ
リ３及び処理命令の整合をとるパイプラインレジスタ４
から成る。データＲＡＭ部は３面構成のデータＲＡＭす
なわち第１のデータＲＡＭ８、第２のデータＲＡＭ？及
び第３のデータＲＡＭｌ０と、面記プログラムによる制
御によりこれらデータＲＡＭ８，７．１０のメモリ読み
出し番地をそれぞれ設定する第１〜第３のデータＲＡＭ
アドレスカウンタ（ＭＰＯ）５．（ＭＰＩ）６、（ＭＰ
２）９と、データＲＡＭセレクタ１４と、データＲＡＭ
入力セレクタ１５と、メインバス３１上の内容を一時的
に退避させるための第１及び第２の一時記憶レジスタ（
ＴＲＩ）１６゜（ＴＲ２）１７から成る。データＲＯＭ
部はデータＲＡＭ８，７．１０とは独立に設けられ、固
定データを蓄積し、前記プログラム及び第３のデータＲ
ＡＭｌ０により読み出し番地が設定、内容が読み出され
るデータＲＯＭ１３と、該データＲＯＭ１３の読み出し
を制御するデータＲＯＭアドレスカウンタ（ＲＰ）１２
と、データＲＯＭアドレスセレクタ１１から成る。ＭＰ
Ｙ部は乗算のための乗数を選択入力させるにラッチ入力
セレクタ１８と、被乗数を選択入力させるしラッチ入力
セレクタ２０と、乗数をラッチするＭＰＹ人カシカラッ
チ）１９と、被乗数をラッチするＭＰＹ人カシカラッチ
）２１と、入力された乗数及び被乗数により乗算を行う
ＭＰＹ２２と、ＭＰＹ２２の乗算結果をシフトさせるシ
フタ（ＭＳＦＴ）２３と、そのシフト結果をラッチする
ＭＰＹ出力ラッチ（ＭＬ）２４から成る。ＡＬＵ部はデ
ータＲＡＭ出力、データＲＯＭ出力、ＭＰＹ出力、アキ
ュムレータの内容、メインバスの内容から２入力を取り
込み演算を行うＡＬＵ２５と、ＡＬＵ２５のフラグ監視
により演算結果のオーバーフロー等を検出するためのフ
ラグレジスタ（ＦＬＡＧ ＲＥＧ） ２６と、ＡＬＵ２
５による演算結果をその一方又は両方に蓄積する第１及
び第２のアキュムレータ（ＡＣＣＯ）２７．（ＡＣＣＩ
）２Ｂと、第１のアキュムレータ（ＡＣＣＩ）２７の内
容をシフトさせるシフタ（ＡＳＦＴ）２９と、第１のア
キュムレータ（ＡＣＣＯ）２７又はシフタ（ＡＳＦＴ）
２９の内容のいずれかを選択しＡＬＵ２５の１入力とす
るアキュムレータ出力セレクタ３０から成る。入出力イ
ンタフェース部はそれぞれ独立に設けられたシリアル出
力レジスタ（Ｓｏｌ）３４゜（３０２）３２、シリアル
入力レジスタ（ｓｉｌ）３５．（ＳＩ２）３３、パラレ
ル出力レジスタ（ＯＲ）４０、パラレル入力レジスタ（
ＩＲ）４１、シリアル出力端子３６．３８、シリアル入
力端子３７．３９及びパラレル入出力ポート４２から成
る。
プログラムメモリ３からのイミディエートデータ及び入
出力インタフェース部からの入力データはメインバス３
１に入力される。データＲＡＭ８．７．１０は３面構成
であり、それぞれ独自にアドレスカウンタ５，６．９を
保有している。本実施例では第１及び第２のデータＲＡ
Ｍ８．７は２変数データを格納し、第３のデータＲＡＭ
ｌ０はデータＲＯＭ読み出し制御データを格納する。
出力インタフェース部からの入力データはメインバス３
１に入力される。データＲＡＭ８．７．１０は３面構成
であり、それぞれ独自にアドレスカウンタ５，６．９を
保有している。本実施例では第１及び第２のデータＲＡ
Ｍ８．７は２変数データを格納し、第３のデータＲＡＭ
ｌ０はデータＲＯＭ読み出し制御データを格納する。
第１のデータＲＡＭ８の出力はデータＲＡＭ出力セレク
タ１４を通りＭＰＹ部のにラッチ入力セレクタ１８とＡ
ＬＵ２５のＰ側及びメインバス３１に入力される。第２
のデータＲＡＭ７の出力はメインバス３１に入力される
ルートの他に、データＲＡＭ出力セレクタ１４を通りＭ
ＰＹ部のにラッチ入力セレクタ１８とＡＬＵ２５のＰ側
に入力されるルートと、ＭＰＹ部のＬラッチ入力セレク
タ２０と、ＡＬＵ２５のＱ側に入力されるルートを持つ
。第３のデータＲＡＭ１０の出力はデータＲＯＭアドレ
スセレクタ１１とメインバス３１に入力される。データ
ＲＯＭ１３は１面構成であり、独自のアドレスカウンタ
（ＲＰ）１２とアドレスセレクタ１１を保有している。
タ１４を通りＭＰＹ部のにラッチ入力セレクタ１８とＡ
ＬＵ２５のＰ側及びメインバス３１に入力される。第２
のデータＲＡＭ７の出力はメインバス３１に入力される
ルートの他に、データＲＡＭ出力セレクタ１４を通りＭ
ＰＹ部のにラッチ入力セレクタ１８とＡＬＵ２５のＰ側
に入力されるルートと、ＭＰＹ部のＬラッチ入力セレク
タ２０と、ＡＬＵ２５のＱ側に入力されるルートを持つ
。第３のデータＲＡＭ１０の出力はデータＲＯＭアドレ
スセレクタ１１とメインバス３１に入力される。データ
ＲＯＭ１３は１面構成であり、独自のアドレスカウンタ
（ＲＰ）１２とアドレスセレクタ１１を保有している。
アドレスセレクタ１１への入力は第３のデータＲＡＭｌ
０出力ルートとメインバス３１ルートの２つである。デ
ータＲＯＭ１３の出力はメインバス３１と、ＭＰＹ部の
しラッチ入力セレクタ２０と、ＡＬＵ２５のＱ側に入力
される。ＡＬＵ２５のＱ側への入力は、メインバス３１
ルートをも有している。ＡＬＵ２５の出力は第１及び第
２のアキュムレータ（ＡＣＣｏ）２７．（ＡＣＣ）２８
のいずれか一方又は両方に入力される。第１のアキュム
レータ（ＡＣＣＯ）２７の出力はシフタ（ＡＳＦＴ）２
９を通ってメインバス３１及びアキュムレータ出力セレ
クタ３０に入力される。第２のアキュムレータ（ＡＣＣ
Ｉ）２８の出力はメインバス３１及びアキュムレータ出
力セレクタ３０に入力される。アキュムレータ出力セレ
クタ３０により選択されたデータはＭＰＹ部のにラッチ
入力セレクタ１８とＡＬＵ２５のＰ側に入力、される。
０出力ルートとメインバス３１ルートの２つである。デ
ータＲＯＭ１３の出力はメインバス３１と、ＭＰＹ部の
しラッチ入力セレクタ２０と、ＡＬＵ２５のＱ側に入力
される。ＡＬＵ２５のＱ側への入力は、メインバス３１
ルートをも有している。ＡＬＵ２５の出力は第１及び第
２のアキュムレータ（ＡＣＣｏ）２７．（ＡＣＣ）２８
のいずれか一方又は両方に入力される。第１のアキュム
レータ（ＡＣＣＯ）２７の出力はシフタ（ＡＳＦＴ）２
９を通ってメインバス３１及びアキュムレータ出力セレ
クタ３０に入力される。第２のアキュムレータ（ＡＣＣ
Ｉ）２８の出力はメインバス３１及びアキュムレータ出
力セレクタ３０に入力される。アキュムレータ出力セレ
クタ３０により選択されたデータはＭＰＹ部のにラッチ
入力セレクタ１８とＡＬＵ２５のＰ側に入力、される。
またメインバス３１からは、入出力インタフェース部の
出力レジスタ（Ｓｏｌ）３４．（Ｓ０２）３２．（ＯＲ
）４０、各データＲＡＭアドレスカウンタ５，６゜９、
データＲＡＭ入力セレクタ１５、第１及び第２の−・時
記憶レジスタ（ＴＲＩ）１６．（ＴＲ２）１７への入力
もできる。
出力レジスタ（Ｓｏｌ）３４．（Ｓ０２）３２．（ＯＲ
）４０、各データＲＡＭアドレスカウンタ５，６゜９、
データＲＡＭ入力セレクタ１５、第１及び第２の−・時
記憶レジスタ（ＴＲＩ）１６．（ＴＲ２）１７への入力
もできる。
以上のように、本実施例では各要素間にはメインバス３
１以外に多くの補助バスが接続されておる。
１以外に多くの補助バスが接続されておる。
次に、本実施例の動作を乗算及び算術論理演算につき説
明する。
明する。
先ず、乗算について述べる。ここでは乗算のための乗数
及び被乗数を第１及び第２のデータＲＡＭ８．７から読
み出すものとする。第１段階でＲＡＭアドレスカウンタ
５．６に第１及び第２のデータＲＡＭ８．７の読み出し
アドレスをロードする。第２段階では第１及び第２のデ
ータＲＡＭ８．７の各アドレスの内容を読み出すと同時
に、その内容をデータＲＡＭ出力セレクタ１４、Ｋラッ
チ入力セレクタ１８、及びＬラッチ入力セレクタ２０を
介して出力し、乗数及び被乗数としてにラッチ１９及び
しラッチ２１にラッチし、ＭＰＹ部２、シフタ２３によ
り乗算シフト演算を実行する。第３段階ではＭＰＹ出力
ラッチ２４に、乗算シフト演算結果をラッチする。
及び被乗数を第１及び第２のデータＲＡＭ８．７から読
み出すものとする。第１段階でＲＡＭアドレスカウンタ
５．６に第１及び第２のデータＲＡＭ８．７の読み出し
アドレスをロードする。第２段階では第１及び第２のデ
ータＲＡＭ８．７の各アドレスの内容を読み出すと同時
に、その内容をデータＲＡＭ出力セレクタ１４、Ｋラッ
チ入力セレクタ１８、及びＬラッチ入力セレクタ２０を
介して出力し、乗数及び被乗数としてにラッチ１９及び
しラッチ２１にラッチし、ＭＰＹ部２、シフタ２３によ
り乗算シフト演算を実行する。第３段階ではＭＰＹ出力
ラッチ２４に、乗算シフト演算結果をラッチする。
なお、に記では乗数、被乗数の入力を第１及び第２のデ
ータＲＡＭ８．７からとしたが、例えば乗数として第２
のデータＲＡＭ７、被乗数としてデータＲＯＭ１３の出
力をラッチするようにしてもよい。この場合第３のデー
タＲＡＭｌ０に格納された制御データによりデータＲＯ
Ｍ１３の読み出しが行なわれる。これ以外の接続ももち
ろん可能である。
ータＲＡＭ８．７からとしたが、例えば乗数として第２
のデータＲＡＭ７、被乗数としてデータＲＯＭ１３の出
力をラッチするようにしてもよい。この場合第３のデー
タＲＡＭｌ０に格納された制御データによりデータＲＯ
Ｍ１３の読み出しが行なわれる。これ以外の接続ももち
ろん可能である。
次に算術論理演算について述べる。ここでは−例として
算術論理演算を行なうべき一方のデータはアキュムレー
タ２７に格納され、そのシフト値がシフタ２９に用意さ
れており、他方のデータは第２のデータＲＡＭ７から読
み出すものとする。
算術論理演算を行なうべき一方のデータはアキュムレー
タ２７に格納され、そのシフト値がシフタ２９に用意さ
れており、他方のデータは第２のデータＲＡＭ７から読
み出すものとする。
第１段階ではデータＲＡＭアドレスカウンタ６に第２の
データＲＡＭ７の読み出しアドレスをロードする。第２
段階で第２のデータＲＡＭ７のアドレス内容と、アキュ
ムレータ２７からシフタ２９によりシフトデータに変換
され、アキュムレータ出力セレクタ３０を通過したデー
タとが、ＡＬＵ２５に入力され、算術論理演算を実行す
る。第３段階でアキュムレータ２７．２８にラッチされ
。
データＲＡＭ７の読み出しアドレスをロードする。第２
段階で第２のデータＲＡＭ７のアドレス内容と、アキュ
ムレータ２７からシフタ２９によりシフトデータに変換
され、アキュムレータ出力セレクタ３０を通過したデー
タとが、ＡＬＵ２５に入力され、算術論理演算を実行す
る。第３段階でアキュムレータ２７．２８にラッチされ
。
シフタ２９のシフト設定値がセットされる。
この場合もＡＬＵ２５の２入力としては上記以外のもの
を使用して算術論理演算が実行できることはａうまでも
ない。
を使用して算術論理演算が実行できることはａうまでも
ない。
（発明の効果）
以１−．詳細に説明したように、本発明によれば、乗算
回路とアキュムレータに付随した形の２つのシフタを用
意したので、乗算シフト演算及びシフトデータと、他の
データメモリ、読み出し専用メモリ、乗算回路出力、メ
インバスからのデータとの算術論理演算がそれぞれ１命
令１サイクルタイムで実行でき、除算処理に対しても処
理ステップを大幅に削減する効果が期待できる。さらに
独立にアドレスポインタを備えた３面のデータメモリ及
び読み出し専用メモリを設けていること、データバス上
のデータを一時的に退避させるための一時記憶レジスタ
を設けたこと、外部との、インタフェースにはパラレル
・シリアル、出力・入力それぞれ独）γにレジスタを設
置したことにより、並列処理能力に優れ、より高速な演
算処理効果が期待できる。
回路とアキュムレータに付随した形の２つのシフタを用
意したので、乗算シフト演算及びシフトデータと、他の
データメモリ、読み出し専用メモリ、乗算回路出力、メ
インバスからのデータとの算術論理演算がそれぞれ１命
令１サイクルタイムで実行でき、除算処理に対しても処
理ステップを大幅に削減する効果が期待できる。さらに
独立にアドレスポインタを備えた３面のデータメモリ及
び読み出し専用メモリを設けていること、データバス上
のデータを一時的に退避させるための一時記憶レジスタ
を設けたこと、外部との、インタフェースにはパラレル
・シリアル、出力・入力それぞれ独）γにレジスタを設
置したことにより、並列処理能力に優れ、より高速な演
算処理効果が期待できる。
第１図は本発明に係るディジタル信号処理用プロセッサ
の構成を示すブロック図、第２図は従来のディジタル信
号処理用プロセッサの構成を示すブロック図である。 ２・−プログラムカウンタ ３・−プログラムメモリ ５．６．９−・・データＲＡＭアドレスカウンタ７．８
．１０−−データＲＡＭ １３−データＲＯＭ １６．１７−−一時記憶レジスタ ２２−・乗算器（ＭＰＹ） ２３−シフタ ２５−・・算術論理演算器（ＡＬＵ） ２７．２８−−アキュムレータ ２９・−シフタ ３１−メインバス
の構成を示すブロック図、第２図は従来のディジタル信
号処理用プロセッサの構成を示すブロック図である。 ２・−プログラムカウンタ ３・−プログラムメモリ ５．６．９−・・データＲＡＭアドレスカウンタ７．８
．１０−−データＲＡＭ １３−データＲＯＭ １６．１７−−一時記憶レジスタ ２２−・乗算器（ＭＰＹ） ２３−シフタ ２５−・・算術論理演算器（ＡＬＵ） ２７．２８−−アキュムレータ ２９・−シフタ ３１−メインバス
Claims (1)
- 【特許請求の範囲】 プログラムを蓄積するプログラムメモリと、該プログラ
ムメモリの読み出しを制御する制御回路と、 ２変数データの格納及び読み出し専用メモリ制御データ
の格納を行う３面構成のデータメモリと、 該各データメモリと対応して設けられ、前記プログラム
による制御によりメモリ読み出し番地を設定するアドレ
スポインタと、 前記データメモリとは独立に設けられ、固定データを格
納し、前記プログラム及び前記データメモリにより読み
出し番地の設定、内容の読み出しが行われる読み出し専
用メモリと、 乗数及び被乗数入力を取込み乗算を実行する乗算回路と
、 該乗算回路の乗算結果をシフト制御する第１のシフタと
、 ２入力を取り込み算術論理演算を行う算術論理演算回路
と、 該算術論理演算回路の演算結果をいずれか一方又は両方
に蓄積する２つのアキュムレータと、該アキュムレータ
の内容をシフト制御する第２のシフタと、 いずれか一方のアキュムレータ出力を選択する手段と、 シリアル入力レジスタ、シリアル出力レジスタ、パラレ
ル入力レジスタ及びパラレル出力レジスタを独立して保
有する入出力インタフェース部と、 前記制御回路、データメモリ、読み出し専用メモリ、乗
算回路、算術論理演算回路及び入出力インタフェース部
の各ブロックと共通に接続されるデータバスと、 前記データメモリの前段に設けられ、前記データバスの
内容を一時的に記憶するための一時記憶レジスタとを備
え、 データメモリ出力、読出し専用メモリ出力、アキュムレ
ータ内容を前記乗算回路の乗数及び被乗数入力とし、 データメモリ出力、読出し専用メモリ出力、乗算回路出
力、アキュムレータ内容、データバス内容を前記算術論
理演算回路の２入力とすることを特徴とするディジタル
信号処理用プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154329A JPS63318670A (ja) | 1987-06-23 | 1987-06-23 | ディジタル信号処理用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62154329A JPS63318670A (ja) | 1987-06-23 | 1987-06-23 | ディジタル信号処理用プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318670A true JPS63318670A (ja) | 1988-12-27 |
Family
ID=15581766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62154329A Pending JPS63318670A (ja) | 1987-06-23 | 1987-06-23 | ディジタル信号処理用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257033A (ja) * | 2006-03-20 | 2007-10-04 | Yamaha Corp | 信号処理方法及び信号処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
| JPS6017531A (ja) * | 1983-07-09 | 1985-01-29 | Hitachi Denshi Ltd | デジタル信号処理プロセツサ |
| JPS61239352A (ja) * | 1985-02-12 | 1986-10-24 | テキサス インスツルメンツ インコ−ポレイテツド | マイクロコンピュータ素子及びそれを用いたマイクロコンピュータ装置 |
-
1987
- 1987-06-23 JP JP62154329A patent/JPS63318670A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101266A (en) * | 1980-01-18 | 1981-08-13 | Nec Corp | Processor for signal processing |
| JPS6017531A (ja) * | 1983-07-09 | 1985-01-29 | Hitachi Denshi Ltd | デジタル信号処理プロセツサ |
| JPS61239352A (ja) * | 1985-02-12 | 1986-10-24 | テキサス インスツルメンツ インコ−ポレイテツド | マイクロコンピュータ素子及びそれを用いたマイクロコンピュータ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257033A (ja) * | 2006-03-20 | 2007-10-04 | Yamaha Corp | 信号処理方法及び信号処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1337531C (en) | Programmable circuit device and method for designing custom circuits from same | |
| CA1297195C (en) | Digital signal processor | |
| JP4477278B2 (ja) | デュアル−ｍａｃプロセッサおよびデュアル−ｍａｃコプロセッサを有するｄｓｐ | |
| EP0588341A2 (en) | Data processor | |
| JPS6297062A (ja) | デイジタルシグナルプロセツサ | |
| JPS62256129A (ja) | 演算処理装置 | |
| JPS63318670A (ja) | ディジタル信号処理用プロセッサ | |
| JPS63318669A (ja) | ディジタル信号処理用プロセッサ | |
| JPH06223166A (ja) | 画像処理用汎用プロセッサ | |
| JPS61143838A (ja) | 演算装置 | |
| JP2675087B2 (ja) | マイクロコンピュータ | |
| JPH01119861A (ja) | ディジタル信号処理用ｌｓｉ | |
| JPH0823808B2 (ja) | ディジタル信号処理プロセッサ | |
| JPS6152493B2 (ja) | ||
| JPS6125274A (ja) | ベクトル演算処理装置 | |
| JPS60204029A (ja) | 信号処理装置 | |
| JP2696903B2 (ja) | 数値計算装置 | |
| JP3759173B2 (ja) | 並列演算器およびそれを用いたデジタル・シグナル・プロセッサ | |
| JP2000293357A (ja) | マイクロプロセッサ | |
| JPH069029B2 (ja) | デイジタル信号処理プロセツサ | |
| JPH09269939A (ja) | 並列演算器およびそれを用いたデジタル・シグナル・プロセッサ | |
| JPH04252372A (ja) | 可変パイプライン構造 | |
| JPS61294503A (ja) | 演算ユニツト | |
| JPS63197217A (ja) | デ−タ処理装置 | |
| JPS59197936A (ja) | デイジタル信号処理方式 |