JPH04252372A - 可変パイプライン構造 - Google Patents
可変パイプライン構造Info
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- JPH04252372A JPH04252372A JP3008758A JP875891A JPH04252372A JP H04252372 A JPH04252372 A JP H04252372A JP 3008758 A JP3008758 A JP 3008758A JP 875891 A JP875891 A JP 875891A JP H04252372 A JPH04252372 A JP H04252372A
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- 238000009825 accumulation Methods 0.000 abstract description 9
- 239000002131 composite material Substances 0.000 abstract description 3
- 238000004148 unit process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主にＤＳＰ（Ｄｅｇｉ
ｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）に用いられ
る演算ユニットの構造に関する。特に、ＤＣＴ（Ｄｉｓ
ｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）の高
速アルゴリズムにおけるバタフライ演算その他を行う可
変パイプライン構造に関する。
ｔａｌ ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）に用いられ
る演算ユニットの構造に関する。特に、ＤＣＴ（Ｄｉｓ
ｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）の高
速アルゴリズムにおけるバタフライ演算その他を行う可
変パイプライン構造に関する。
【０００２】
【従来の技術】従来のＤＳＰにおける演算器は、乗算器
と累算器を縦続接続したものでハードウェアとして固定
になっており、常に乗累算のみを実行する構造になって
いた。したがって、このＤＳＰのアプリケーション・ア
ルゴリズムにおいて、例えばＤＣＴの高速アルゴリズム
のように乗累算以外の演算パスが必要な場合には、その
アルゴリズムを複数の処理に分割して実行していた。
と累算器を縦続接続したものでハードウェアとして固定
になっており、常に乗累算のみを実行する構造になって
いた。したがって、このＤＳＰのアプリケーション・ア
ルゴリズムにおいて、例えばＤＣＴの高速アルゴリズム
のように乗累算以外の演算パスが必要な場合には、その
アルゴリズムを複数の処理に分割して実行していた。
【０００３】
【発明が解決しようとする課題】このように、従来構造
では扱うアルゴリズムに応じてパイプライン演算を分割
する必要が生じ、分割に伴うプログラム設計が別途必要
であった。さらに、パイプライン演算を分割する際にそ
の間で処理するデータを一時蓄積する必要があり、それ
にメモリを用いた場合には、処理されるベクトル・デー
タの要素データ数分の読み出しおよび書き込みに用いる
電力が余計にかかっていた。
では扱うアルゴリズムに応じてパイプライン演算を分割
する必要が生じ、分割に伴うプログラム設計が別途必要
であった。さらに、パイプライン演算を分割する際にそ
の間で処理するデータを一時蓄積する必要があり、それ
にメモリを用いた場合には、処理されるベクトル・デー
タの要素データ数分の読み出しおよび書き込みに用いる
電力が余計にかかっていた。
【０００４】本発明は、パイプライン演算目的に応じた
パイプライン構造を形成し、複数のパイプライン演算ユ
ニットに跨がる処理を可能にする可変パイプライン構造
を提供することを目的とする。
パイプライン構造を形成し、複数のパイプライン演算ユ
ニットに跨がる処理を可能にする可変パイプライン構造
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、並列に配置さ
れる複数のパイプライン演算器において、複数のパイプ
ライン演算器間を所定の演算目的に対応して相互に接続
する専用パスと、前記演算目的に応じて設定されるイン
ストラクション情報により、前記専用パスを介して他方
のパイプライン演算器との接続を行うか否かを設定する
セレクタとを備えたことを特徴とする。
れる複数のパイプライン演算器において、複数のパイプ
ライン演算器間を所定の演算目的に対応して相互に接続
する専用パスと、前記演算目的に応じて設定されるイン
ストラクション情報により、前記専用パスを介して他方
のパイプライン演算器との接続を行うか否かを設定する
セレクタとを備えたことを特徴とする。
【０００６】
【作用】本発明は、演算目的に応じて複数のパイプライ
ン演算器間に専用パスを設定することにより、複数のパ
イプライン演算器間に跨がるパイプラインパスを構成す
ることができ、１回のパイプライン処理で所期の演算を
実現することができる。なお、専用パスは演算目的に応
じたインストラクションによりセレクタの動作を指定す
ることにより設定され、演算パイプライン構造を可変に
することができる。
ン演算器間に専用パスを設定することにより、複数のパ
イプライン演算器間に跨がるパイプラインパスを構成す
ることができ、１回のパイプライン処理で所期の演算を
実現することができる。なお、専用パスは演算目的に応
じたインストラクションによりセレクタの動作を指定す
ることにより設定され、演算パイプライン構造を可変に
することができる。
【０００７】
【実施例】図１は、本発明の第一実施例構成を示す図で
ある。図において、演算ユニット１００，２００は、そ
れぞれ複合演算ステージ１１０，２１０、乗算ステージ
１２０，２２０、累算ステージ１３０，２３０が縦続に
接続された３段パイプライン構造を有している。各演算
ユニットは、通常は各入力データを独立かつ並列に処理
し、各々の処理結果を出力する。
ある。図において、演算ユニット１００，２００は、そ
れぞれ複合演算ステージ１１０，２１０、乗算ステージ
１２０，２２０、累算ステージ１３０，２３０が縦続に
接続された３段パイプライン構造を有している。各演算
ユニットは、通常は各入力データを独立かつ並列に処理
し、各々の処理結果を出力する。
【０００８】ここで、複合演算ステージ１１０は、レジ
スタ１１１，１１２、セレクタ１１３、加減算器（ＡＳ
Ｕ）１１４、バレルシフタ１１５、算術論理演算器（Ａ
ＬＵ）１１７、セレクタ１１８を有する。乗算ステージ
１２０は、レジスタ１２１，１２２、乗算器（ＭＰＬ）
１２３を有する。累算ステージ１３０は、レジスタ１３
１、セレクタ１３２、累算器（ＡＣＣ）１３４、バレル
シフタ１３５、レジスタ１３６，１３７、セレクタ１３
８，１３９を有する。
スタ１１１，１１２、セレクタ１１３、加減算器（ＡＳ
Ｕ）１１４、バレルシフタ１１５、算術論理演算器（Ａ
ＬＵ）１１７、セレクタ１１８を有する。乗算ステージ
１２０は、レジスタ１２１，１２２、乗算器（ＭＰＬ）
１２３を有する。累算ステージ１３０は、レジスタ１３
１、セレクタ１３２、累算器（ＡＣＣ）１３４、バレル
シフタ１３５、レジスタ１３６，１３７、セレクタ１３
８，１３９を有する。
【０００９】また、演算ユニット２００の複合演算ステ
ージ２１０，乗算ステージ２２０，累算ステージ２３０
においても同様である（１＊＊：２＊＊）。本実施例の
特徴は、算術論理演算器１１７，２１７の入力段にセレ
クタ１１６，２１６を設け、このセレクタを介して他方
の演算ユニットの加減算器２１４，１１４の出力を取り
込む専用パス（太線）を設けるところにある。すなわち
、演算ユニット１００と演算ユニット２００とを相互に
接続する専用パスを形成し、バタフライ演算を行う構造
を実現させるものである。
ージ２１０，乗算ステージ２２０，累算ステージ２３０
においても同様である（１＊＊：２＊＊）。本実施例の
特徴は、算術論理演算器１１７，２１７の入力段にセレ
クタ１１６，２１６を設け、このセレクタを介して他方
の演算ユニットの加減算器２１４，１１４の出力を取り
込む専用パス（太線）を設けるところにある。すなわち
、演算ユニット１００と演算ユニット２００とを相互に
接続する専用パスを形成し、バタフライ演算を行う構造
を実現させるものである。
【００１０】なお、インストラクションで各セレクタの
動作を制御するコントロールレジスタはここでは省略し
ているが、このコントロールレジスタに演算目的に応じ
た演算パイプライン構造を形成するデータを設定する。 図２は、バタフライ演算構造の等価回路構成を示す図で
ある。ここでは、演算ユニット１００のセレクタ１１６
が、演算ユニット２００の加減算器２１４の出力を算術
論理演算器１１７に入力させ、演算ユニット２００のセ
レクタ２１６が、演算ユニット１００の加減算器１１４
の出力を算術論理演算器２１７に入力させる構成である
。
動作を制御するコントロールレジスタはここでは省略し
ているが、このコントロールレジスタに演算目的に応じ
た演算パイプライン構造を形成するデータを設定する。 図２は、バタフライ演算構造の等価回路構成を示す図で
ある。ここでは、演算ユニット１００のセレクタ１１６
が、演算ユニット２００の加減算器２１４の出力を算術
論理演算器１１７に入力させ、演算ユニット２００のセ
レクタ２１６が、演算ユニット１００の加減算器１１４
の出力を算術論理演算器２１７に入力させる構成である
。
【００１１】以下、図３に示すバタフライ演算処理の説
明図を参照して、その動作を説明する。なお、ＤＣＴの
場合にはＷ０ ＝Ｗ１ ＝１である。演算ユニット１０
０の入力信号をａ，ｂとし、演算ユニット２００の入力
信号をｃ，ｄとすると、各加減算器１１４，２１４はそ
れぞれ ａ＋ｂ ｃ＋ｄ を演算する。続いて、算術論理演算器１１７には、バレ
ルシフタ１１５を介して加減算器１１４の出力と、セレ
クタ１１６を介して加減算器２１４の出力が入力される
。算術論理演算器２１７には、バレルシフタ２１５を介
して加減算器２１４の出力と、セレクタ２１６を介して
加減算器１１４の出力が入力される。したがって、各算
術論理演算器１１７，２１７はそれぞれ（ａ＋ｂ）＋（
ｃ＋ｄ） （ａ＋ｂ）−（ｃ＋ｄ） を算出し、レジスタ１２１，２２１にそれぞれラッチさ
れる。このような構成により、図３に示すバタフライ演
算のパイプライン化を可能にすることができる。
明図を参照して、その動作を説明する。なお、ＤＣＴの
場合にはＷ０ ＝Ｗ１ ＝１である。演算ユニット１０
０の入力信号をａ，ｂとし、演算ユニット２００の入力
信号をｃ，ｄとすると、各加減算器１１４，２１４はそ
れぞれ ａ＋ｂ ｃ＋ｄ を演算する。続いて、算術論理演算器１１７には、バレ
ルシフタ１１５を介して加減算器１１４の出力と、セレ
クタ１１６を介して加減算器２１４の出力が入力される
。算術論理演算器２１７には、バレルシフタ２１５を介
して加減算器２１４の出力と、セレクタ２１６を介して
加減算器１１４の出力が入力される。したがって、各算
術論理演算器１１７，２１７はそれぞれ（ａ＋ｂ）＋（
ｃ＋ｄ） （ａ＋ｂ）−（ｃ＋ｄ） を算出し、レジスタ１２１，２２１にそれぞれラッチさ
れる。このような構成により、図３に示すバタフライ演
算のパイプライン化を可能にすることができる。
【００１２】図４は、本発明の第二実施例構成を示す図
である。図において、演算ユニット１００，２００，３
００，４００は、それぞれ複合演算ステージ１１０，２
１０，３１０，４１０、乗算ステージ１２０，２２０，
３２０，４２０、累算ステージ１３０，２３０，３３０
，４３０が縦続に接続された３段パイプライン構造を有
している。各演算ユニットは、通常は各入力データを独
立かつ並列に処理し、各々の処理結果を出力する。
である。図において、演算ユニット１００，２００，３
００，４００は、それぞれ複合演算ステージ１１０，２
１０，３１０，４１０、乗算ステージ１２０，２２０，
３２０，４２０、累算ステージ１３０，２３０，３３０
，４３０が縦続に接続された３段パイプライン構造を有
している。各演算ユニットは、通常は各入力データを独
立かつ並列に処理し、各々の処理結果を出力する。
【００１３】ここで、複合演算ステージ１１０および乗
算ステージ１２０は、図１に示すものと同じであるので
、その詳細については省略する。累算ステージ１３０は
、レジスタ１３１、セレクタ１３２、累算器（ＡＣＣ）
１３４、バレルシフタ１３５、レジスタ１３６，１３７
、セレクタ１３８，１３９を有する。また、他の演算ユ
ニットの複合演算ステージ２１０，３１０，４１０、乗
算ステージ２２０，３２０，４２０、累算ステージ２３
０，３３０，４３０においても同様である（１＊＊：２
＊＊：３＊＊：４＊＊）。
算ステージ１２０は、図１に示すものと同じであるので
、その詳細については省略する。累算ステージ１３０は
、レジスタ１３１、セレクタ１３２、累算器（ＡＣＣ）
１３４、バレルシフタ１３５、レジスタ１３６，１３７
、セレクタ１３８，１３９を有する。また、他の演算ユ
ニットの複合演算ステージ２１０，３１０，４１０、乗
算ステージ２２０，３２０，４２０、累算ステージ２３
０，３３０，４３０においても同様である（１＊＊：２
＊＊：３＊＊：４＊＊）。
【００１４】本実施例の特徴は、累算器１３４，２３４
，３３４，４３４の入力段にセレクタ１３３，２３３，
３３３，４３３を設け、セレクタ１３３を介して演算ユ
ニット２００のレジスタ２３１の出力を演算ユニット１
００の累算器１３４に取り込む専用パスＰ１ と、セレ
クタ４３３を介して演算ユニット３００のレジスタ３３
１の出力を演算ユニット４００の累算器４３４に取り込
む専用パスＰ２ と、セレクタ３３２を介して演算ユニ
ット１００のセレクタ１３９の出力を演算ユニット３０
０の累算器３３４に取り込む専用パスＰ３ と、セレク
タ３３３を介して演算ユニット４００のセレクタ４３９
の出力を演算ユニット３００の累算器３３４に取り込む
専用パスＰ４ と、セレクタ２３２を介して演算ユニッ
ト３００のセレクタ３３９の出力を演算ユニット２００
の累算器２３４に取り込む専用パスＰ５ とを設ける。 すなわち、演算ユニット１００〜４００のすべてを接続
して総和演算構造を実現させるものである。
，３３４，４３４の入力段にセレクタ１３３，２３３，
３３３，４３３を設け、セレクタ１３３を介して演算ユ
ニット２００のレジスタ２３１の出力を演算ユニット１
００の累算器１３４に取り込む専用パスＰ１ と、セレ
クタ４３３を介して演算ユニット３００のレジスタ３３
１の出力を演算ユニット４００の累算器４３４に取り込
む専用パスＰ２ と、セレクタ３３２を介して演算ユニ
ット１００のセレクタ１３９の出力を演算ユニット３０
０の累算器３３４に取り込む専用パスＰ３ と、セレク
タ３３３を介して演算ユニット４００のセレクタ４３９
の出力を演算ユニット３００の累算器３３４に取り込む
専用パスＰ４ と、セレクタ２３２を介して演算ユニッ
ト３００のセレクタ３３９の出力を演算ユニット２００
の累算器２３４に取り込む専用パスＰ５ とを設ける。 すなわち、演算ユニット１００〜４００のすべてを接続
して総和演算構造を実現させるものである。
【００１５】なお、インストラクションで各セレクタの
動作を制御するコントロールレジスタはここでは省略し
ているが、このコントロールレジスタに演算目的に応じ
た演算パイプライン構造を形成するデータを設定する。 図５は、総和演算構造の等価回路構成を示す図である。 ここで、演算ユニット１００の入力信号をａｉ ，ｂｉ
とし、演算ユニット２００の入力信号をｃｉ ，ｄｉ
とし、演算ユニット３００の入力信号をｅｉ ，ｆｉ
とし、演算ユニット４００の入力信号をｇｉ ，ｈｉ
とすると、各加減算器１１４，２１４，３１４，４１
４（図１参照）はそれぞれ ａｉ ＋ｂｉ ｃｉ ＋ｄｉ ｅｉ ＋ｆｉ ｇｉ ＋ｈｉ を演算する。なお、この出力を算術論理演算器１１７，
２１７，３１７，４１７（図１参照）でさらに処理して
もよく、その出力がレジスタ１２１，２２１，３２１，
４２１（図１参照）にラッチされる。続いて、レジスタ
１２２，２２２，３２２，４２２（図１参照）にそれぞ
れα，β，γ，δをあらかじめ設定しておき、乗算器１
２３，２２３，３２３，４２３（図１参照）で各レジス
タの内容を乗算することにより、レジスタ１３１，２３
１，３３１，４３１にはそれぞれ α（ａｉ ＋ｂｉ ） β（ｃｉ ＋ｄｉ ） γ（ｅｉ ＋ｆｉ ） δ（ｇｉ ＋ｈｉ ） がラッチされる。ここで、説明を容易にするためにα＝
β＝γ＝δ＝１ とする。以下、図６に示す総和演算処理の説明図を参照
して、その動作について説明する。
動作を制御するコントロールレジスタはここでは省略し
ているが、このコントロールレジスタに演算目的に応じ
た演算パイプライン構造を形成するデータを設定する。 図５は、総和演算構造の等価回路構成を示す図である。 ここで、演算ユニット１００の入力信号をａｉ ，ｂｉ
とし、演算ユニット２００の入力信号をｃｉ ，ｄｉ
とし、演算ユニット３００の入力信号をｅｉ ，ｆｉ
とし、演算ユニット４００の入力信号をｇｉ ，ｈｉ
とすると、各加減算器１１４，２１４，３１４，４１
４（図１参照）はそれぞれ ａｉ ＋ｂｉ ｃｉ ＋ｄｉ ｅｉ ＋ｆｉ ｇｉ ＋ｈｉ を演算する。なお、この出力を算術論理演算器１１７，
２１７，３１７，４１７（図１参照）でさらに処理して
もよく、その出力がレジスタ１２１，２２１，３２１，
４２１（図１参照）にラッチされる。続いて、レジスタ
１２２，２２２，３２２，４２２（図１参照）にそれぞ
れα，β，γ，δをあらかじめ設定しておき、乗算器１
２３，２２３，３２３，４２３（図１参照）で各レジス
タの内容を乗算することにより、レジスタ１３１，２３
１，３３１，４３１にはそれぞれ α（ａｉ ＋ｂｉ ） β（ｃｉ ＋ｄｉ ） γ（ｅｉ ＋ｆｉ ） δ（ｇｉ ＋ｈｉ ） がラッチされる。ここで、説明を容易にするためにα＝
β＝γ＝δ＝１ とする。以下、図６に示す総和演算処理の説明図を参照
して、その動作について説明する。
【００１６】演算ユニット１００の累算器１３４には、
セレクタ１３２を介してレジスタ１３１の出力およびセ
レクタ１３３を介してレジスタ２３１の出力が入力され
、その演算結果はレジスタ１３６にラッチされる。また
、演算ユニット４００の累算器４３４には、セレクタ４
３２を介してレジスタ４３１の出力およびセレクタ４３
３を介してレジスタ３３１の出力が入力され、その演算
結果はレジスタ４３６にラッチされる。このとき、各レ
ジスタ１３６，４３６の内容はそれぞれ（ａｉ ＋ｂｉ
）＋（ｃｉ ＋ｄｉ ）（ｅｉ ＋ｆｉ ）＋（ｇｉ
＋ｈｉ ）となる。
セレクタ１３２を介してレジスタ１３１の出力およびセ
レクタ１３３を介してレジスタ２３１の出力が入力され
、その演算結果はレジスタ１３６にラッチされる。また
、演算ユニット４００の累算器４３４には、セレクタ４
３２を介してレジスタ４３１の出力およびセレクタ４３
３を介してレジスタ３３１の出力が入力され、その演算
結果はレジスタ４３６にラッチされる。このとき、各レ
ジスタ１３６，４３６の内容はそれぞれ（ａｉ ＋ｂｉ
）＋（ｃｉ ＋ｄｉ ）（ｅｉ ＋ｆｉ ）＋（ｇｉ
＋ｈｉ ）となる。
【００１７】さらに、レジスタ１３６の出力は、セレク
タ１３９，専用パスＰ３ およびセレクタ３３２を介し
、またレジスタ４３６の出力は、セレクタ４３９，専用
パスＰ４ およびセレクタ３３３を介して累算器３３４
に入力され、その演算結果はレジスタ３３６にラッチさ
れる。このとき、レジスタ３３６の内容は、（ａｉ ＋
ｂｉ ＋ｃｉ ＋ｄｉ ）＋（ｅｉ ＋ｆｉ ＋ｇｉ
＋ｈｉ ） となる。
タ１３９，専用パスＰ３ およびセレクタ３３２を介し
、またレジスタ４３６の出力は、セレクタ４３９，専用
パスＰ４ およびセレクタ３３３を介して累算器３３４
に入力され、その演算結果はレジスタ３３６にラッチさ
れる。このとき、レジスタ３３６の内容は、（ａｉ ＋
ｂｉ ＋ｃｉ ＋ｄｉ ）＋（ｅｉ ＋ｆｉ ＋ｇｉ
＋ｈｉ ） となる。
【００１８】最後に、レジスタ３３６の出力は、セレク
タ３３９，専用パスＰ５ およびセレクタ２３２を介し
て累算器２３４に入力される。累算器２３４は、レジス
タ２３６の内容をセレクタ２３９を介して累算する。し
たがって、レジスタ２３６には Σ（ａｉ ＋ｂｉ ＋ｃｉ ＋ｄｉ ＋ｅｉ ＋ｆｉ
＋ｇｉ ＋ｈｉ ） が得られる。これが、総和演算結果としてセレクタ２３
８を介して取り出される。
タ３３９，専用パスＰ５ およびセレクタ２３２を介し
て累算器２３４に入力される。累算器２３４は、レジス
タ２３６の内容をセレクタ２３９を介して累算する。し
たがって、レジスタ２３６には Σ（ａｉ ＋ｂｉ ＋ｃｉ ＋ｄｉ ＋ｅｉ ＋ｆｉ
＋ｇｉ ＋ｈｉ ） が得られる。これが、総和演算結果としてセレクタ２３
８を介して取り出される。
【００１９】
【発明の効果】以上説明したように本発明は、複数のパ
イプライン演算ユニットに跨がるパイプライン演算パス
をセレクタと専用パスを介して接続させることにより、
演算目的に応じたパイプライン演算器を容易に実現する
ことができる。すなわち、各演算目的に応じてセレクタ
の動作をインストラクションにより指定し、またソフト
ウェアで可変に動作させることができるので、専用パス
の配置と各演算ユニットを適宜設計することにより、あ
らゆる形態のパイプライン演算器を容易に構成すること
ができる。
イプライン演算ユニットに跨がるパイプライン演算パス
をセレクタと専用パスを介して接続させることにより、
演算目的に応じたパイプライン演算器を容易に実現する
ことができる。すなわち、各演算目的に応じてセレクタ
の動作をインストラクションにより指定し、またソフト
ウェアで可変に動作させることができるので、専用パス
の配置と各演算ユニットを適宜設計することにより、あ
らゆる形態のパイプライン演算器を容易に構成すること
ができる。
【００２０】したがって、パイプライン演算の分割に伴
うプログラム設計が不要となり、またメモリの読み出し
および書き込みのための余分な電力消費を回避し、さら
に高速処理を実現することができる。
うプログラム設計が不要となり、またメモリの読み出し
および書き込みのための余分な電力消費を回避し、さら
に高速処理を実現することができる。
【図１】本発明の第一実施例構成を示す図である。
【図２】バタフライ演算構造の等価回路構成を示す図で
ある。
ある。
【図３】バタフライ演算処理を説明する図である。
【図４】本発明の第二実施例構成を示す図である。
【図５】総和演算構造の等価回路構成を示す図である。
【図６】総和演算演算を説明する図である。
１００，２００，３００，４００ 演算ユニット１１
０，２１０，３１０，４１０ 複合演算ステージ１１
１，１１２，２１１，２１２，３１１，３１２，４１１
，４１２ レジスタ １１３，２１３，３１３，４１３ セレクタ１１４，
２１４，３１４，４１４ 加減算器（ＡＳＵ）１１５
，２１５，３１５，４１５ バレルシフタ１１６，２
１６，３１６，４１６ セレクタ１１７，２１７，３
１７，４１７ 算術論理演算器（ＡＬＵ） １１８，２１８，３１８，４１８ セレクタ１２０，
２２０，３２０，４２０ 乗算ステージ１２１，１２
２，２２１，２２２，３２１，３２２，４２１，４２２
レジスタ １２３，２２３，３２３，４２３ 乗算器（ＭＰＬ）
１３０，２３０，３３０，４３０ 累算ステージ１３
１，２３１，３３１，４３１ レジスタ１３２，１３
３，２３２，２３３，３３２，３３３，４３２，４３３
セレクタ １３４，２３４，３３４，４３４ 累算器（ＡＣＣ）
１３５，２３５，３３５，４３５ バレルシフタ１３
６，１３７，２３６，２３７，３３６，３３７，４３６
，４３７ レジスタ １３８，１３９，２３８，２３９，３３８，３３９，４
３８，４３９ セレクタ
０，２１０，３１０，４１０ 複合演算ステージ１１
１，１１２，２１１，２１２，３１１，３１２，４１１
，４１２ レジスタ １１３，２１３，３１３，４１３ セレクタ１１４，
２１４，３１４，４１４ 加減算器（ＡＳＵ）１１５
，２１５，３１５，４１５ バレルシフタ１１６，２
１６，３１６，４１６ セレクタ１１７，２１７，３
１７，４１７ 算術論理演算器（ＡＬＵ） １１８，２１８，３１８，４１８ セレクタ１２０，
２２０，３２０，４２０ 乗算ステージ１２１，１２
２，２２１，２２２，３２１，３２２，４２１，４２２
レジスタ １２３，２２３，３２３，４２３ 乗算器（ＭＰＬ）
１３０，２３０，３３０，４３０ 累算ステージ１３
１，２３１，３３１，４３１ レジスタ１３２，１３
３，２３２，２３３，３３２，３３３，４３２，４３３
セレクタ １３４，２３４，３３４，４３４ 累算器（ＡＣＣ）
１３５，２３５，３３５，４３５ バレルシフタ１３
６，１３７，２３６，２３７，３３６，３３７，４３６
，４３７ レジスタ １３８，１３９，２３８，２３９，３３８，３３９，４
３８，４３９ セレクタ
Claims (1)
- 【請求項１】 並列に配置される複数のパイプライン
演算器において、複数のパイプライン演算器間を所定の
演算目的に対応して相互に接続する専用パスと、前記演
算目的に応じて設定されるインストラクション情報によ
り、前記専用パスを介して他方のパイプライン演算器と
の接続を行うか否かを設定するセレクタとを備えたこと
を特徴とする可変パイプライン構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008758A JPH04252372A (ja) | 1991-01-28 | 1991-01-28 | 可変パイプライン構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008758A JPH04252372A (ja) | 1991-01-28 | 1991-01-28 | 可変パイプライン構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252372A true JPH04252372A (ja) | 1992-09-08 |
Family
ID=11701829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008758A Pending JPH04252372A (ja) | 1991-01-28 | 1991-01-28 | 可変パイプライン構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023384A1 (en) * | 1993-03-31 | 1994-10-13 | Sony Corporation | Apparatus for adaptively processing video signals |
| JP2016514330A (ja) * | 2013-03-13 | 2016-05-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチモード基数２のｘ乗のバタフライベクトル処理回路を提供するためのプログラマブルなデータパス構成を有するベクトル処理エンジン、ならびに関連ベクトルプロセッサ、システム、および方法 |
-
1991
- 1991-01-28 JP JP3008758A patent/JPH04252372A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023384A1 (en) * | 1993-03-31 | 1994-10-13 | Sony Corporation | Apparatus for adaptively processing video signals |
| AU668298B2 (en) * | 1993-03-31 | 1996-04-26 | Sony Corporation | Apparatus for adaptively processing video signals |
| JP2016514330A (ja) * | 2013-03-13 | 2016-05-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチモード基数２のｘ乗のバタフライベクトル処理回路を提供するためのプログラマブルなデータパス構成を有するベクトル処理エンジン、ならびに関連ベクトルプロセッサ、システム、および方法 |
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