JP2000293357A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 演算回路とデータメモリを一組用いた演算処
理アーキテクチャ及び命令セットを生かしながら複数個
の演算回路用いて低消費電力及び演算処理の効率化を達
成する 【解決手段】 レジスタファイル（２０７）を共有して
２個の積和回路を設け、レジスタファイルはフィルタ係
数レジスタ（Ｘ０）、入力データレジスタ（Ｙ０，Ｙ
１）を備える。フィルタ係数レジスタには毎サイクル、
フィルタ係数を読み出し、入力データ用レジスタには交
互に入力データを読み出す。第１の積和回路（２３６，
２３７）の一方の入力には係数用レジスタを接続し、他
方には２つの入力データ用レジスタを毎サイクル切り替
えて交互に接続する。第２の積和回路（２０１，２０
２）の一方の入力には係数用レジスタを接続し、他方に
は２つの入力データ用レジスタの内の第１の積和回路に
つながっていない方を毎サイクル切り替えて排他的に接
続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の演算回路を
搭載したマイクロプロセッサ、更にはフィルタ処理など
のデジタル信号処理演算を効率化する技術に関し、例え
ば、デジタルセルラを始めとする携帯電話端末装置を低
消費電力で実現するために必要な低消費電力のプログラ
マブルなデジタルシグナルプロセッサ（以下、ＤＳＰと
略す。）に適用して有効な技術に関するものである。

【０００２】

【従来の技術】携帯電話では、同じ容量の電池でどれだ
け長時間通話ができるかがその売れ行きを決める重要な
要素となる。そのためにはデジタル携帯電話を構成する
主要な部品の消費電力を削減することが必要である。電
力消費を決める主要な部品の中で最も重要なものの一つ
がＤＳＰ（Digital Signal Processor）である。ＤＳＰ
は携帯電話端末の中で音声信号の圧縮・伸張処理を担当
する。よって音声圧縮・伸張処理の中の支配的な演算で
あるフィルタ演算を低消費電力で実行することが重要と
なる。

【０００３】そこで、まずＤＳＰがどのようなメカニズ
ムでフィルタ演算を行なっているかを図１０を用いて説
明する。図１０は本発明者が検討した典型的なＤＳＰの
アーキテクチャを示している。図１０のＤＳＰ６２０は
実行ユニット６００、Ｘデータメモリ６０８、Ｙデータ
メモリ６０７、データアドレスジェネレータ６１１、プ
ログラムコントローラ６１２、 命令メモリ６１９及び
入出力回路６２１によって構成されている。

【０００４】プログラムコントローラ６１２はプログラ
ムカウンタ６１３、デコーダ６１４及びプリフェッチユ
ニット６１５で構成される。プログラムカウンタ６１３
は命令読み出し用のアドレスを生成して命令アドレスバ
ス（ＩＡＢ）６１７ を介して命令メモリ６１９に供給
する。読み出された命令ワードは命令データバス（ＩＤ
Ｂ）６１８を介してプリフェッチユニット６１５に取り
込まれてから命令デコーダ６１４に送られる。命令デコ
ーダ６１４は取り込んだ命令をデコードして制御信号６
１６を生成して前記、実行ユニット６００とデータアド
レスジェネレータ６１１を含むチップ全体を制御する。

【０００５】フィルタ処理のプログラムは命令メモリ６
１９内に格納される。フィルタ処理に用いられるフィル
タ係数列とデータ系列はそれぞれＸデータメモリ６０８
とＹデータメモリ６０７に格納されているものとする。
フィルタ処理はフィルタ係数列とデータ系列の連続積和
演算によって実現される。すなわち、フィルタ処理のプ
ログラムは、各々が、積和演算を指定する複数個の命令
列で構成されており、プログラムコントローラ６１２は
基本クロックに同期して、この命令列を一つずつ連続的
に読み出して、対応する制御信号６１６の系列を生成す
る。

【０００６】データアドレスジェネレータ６１１は、こ
の連続的に供給される制御信号６１６の系列に指示され
て、２つのアドレス流をＸアドレスバス（ＸＡＢ）６０
９とＹアドレスバス（ＹＡＢ）６１０上に生成し、Ｘデ
ータメモリ６０８に格納されているフィルタ係数列とＹ
データメモリ６０７に格納されているデータ系列を、そ
れぞれＸデータバス（ＸＤＢ）６０６、Ｙデータバス
（ＹＤＢ）６０５上に連続的に読み出す。

【０００７】実行ユニット６００は上記連続的に供給さ
れる制御信号６１６の系列に指示されて、マルチプレク
サ６０２を制御して上記Ｘデータバス（ＸＤＢ）６０
６、Ｙデータバス（ＹＤＢ）６０５上に連続的に読み出
されるフィルタ係数列とデータ系列をレジスタファイル
６０１内に取り込み、且つ、乗算器６０３、算術演算器
６０４及び マルチプレクサ６０２を制御してレジスタ
ファイル６０１内に取り込まれたデータ系列に対して積
和演算を連続的に実行する。

【０００８】このようにＤＳＰはフィルタ係数列、デー
タ系列及び命令列の３つのメモリ読み出しと積和演算を
並列に、基本クロックに同期して連続的に、１クロック
のスループットで実行できる。このようにＤＳＰは、も
ともとフィルタ演算を高率よく実行できるようなアーキ
テクチャを採用している。ＤＳＰは、積和回路を持たな
いマイクロプロセッサに比較して音声圧縮・伸張の処理
を低電力で行なうことができるので携帯電話で使用され
ている。これをさらに低電力化することが要求されてい
るわけである。

【０００９】こうした携帯電話用のＤＳＰは現在、ＣＭ
ＯＳ（Complementary Metal OxideSemiconductor）技術
を用いて製造されている。ＣＭＯＳ技術を用いて製造さ
れているＤＳＰの消費電力は動作周波数と回路の容量に
比例し、かつ動作電圧の二乗に比例する。そこで、積和
回路を２個搭載して動作周波数を半分して電圧を下げる
方法が考えられる。積和回路を２個搭載すると回路の容
量も倍になるが、これは動作周波数が半分になることで
相殺される。電圧を下げた分だけ消費電力がその二乗に
比例して削減されるという理屈である。

【００１０】従来は積和回路を構成する乗算器のハード
ウェア規模が大きいために積和回路を２個以上搭載した
ＤＳＰを開発するのは現実的ではなかった。しかし、最
近の半導体集積化技術の著しい進歩に伴い、ＤＳＰのよ
うな組み込み用途のＬＳＩでは同一チップ上に集積され
るメモリの容量が大きくなった。そのため一つの積和回
路の面積が全チップ面積に占める割合が相対的に小さく
なり、数パーセントに過ぎなくなってきた。

【００１１】このような背景をもとに、最近積和回路を
２個以上搭載するＤＳＰが現れてきた。ＤＳＰに積和回
路を２個以上搭載するアーキテクチャとしては、ＳＩＭ
Ｄ（Single Instruction stream Multiple Data strea
m）やＶＬＩＷ（Very Long Instruction Word）が通常
用いられる。ＤＳＰで用いられるＳＩＭＤとＶＬＩＷは
どちらも２個以上の積和回路と、それら専用のレジスタ
ファイル及びデータメモリ系を独立に備えているところ
は共通である。両者の違いはＳＩＭＤが２個以上の積和
回路の動作を命令コード内の１つの共通フィールドで指
定するのに対して、ＶＬＩＷは命令コード内に積和回路
の数だけの専用フィールドを備えて複数個の積和回路を
独立に制御できるところだけである。

【００１２】図１１に本発明者の検討に係るＳＩＭＤと
ＶＬＩＷで共通のアーキテクチャを示す。図１１のアー
キテクチャの中の データアドレスジェネレータ７１
０、Ｘデータメモリ７００、Ｙデータメモリ７０１、レ
ジスタファイル７０４、実行ユニット７０６、プログラ
ムコントローラ７０８そして命令メモリ７０９で構成さ
れる部分は図１０の積和回路を１つだけ持つＤＳＰの構
成に対応している。これにデータアドレスジェネレータ
７１１、Ｘデータメモリ７０２、Ｙデータメモリ７０
３、レジスタファイル７０５、及び実行ユニット７０７
で構成される第２の演算系が追加された構成になってい
る。

【００１３】

【発明が解決しようとする課題】しかしながら、それら
のアーキテクチャでは積和回路だけが２倍になるのでは
なく、データを供給するためのデータ供給系回路と積和
回路が使用するレジスタファイルも２倍になり、ＬＳＩ
のコストと開発工数が増大してしまう。さらにデータ転
送に伴う消費電力が増加し無視できなくなる。このた
め、せっかく周波数と動作電圧を下げて低電力化を図っ
ても、かなり相殺されてしまう可能性もある。また、デ
ータメモリアーキテクチャが大きく変り、命令セットが
完全に変更となってしまうために、過去に開発したＤＳ
Ｐの音声圧縮・伸張プログラムが使えなくなるという問
題があった。

【００１４】本発明の目的は、演算回路とデータメモリ
を一組用いた演算処理アーキテクチャ及び命令セットを
生かしながら複数個の演算回路用いて低消費電力及び演
算処理の効率化を達成できるマイクロプロセッサを提供
することにある。

【００１５】本発明の別の目的は、積和回路を１個だけ
搭載している場合のデータメモリアーキテクチャ及び命
令セットを生かしながら、搭載された２個以上の積和回
路を効率よく活用でき、また、低消費電力を実現できる
マイクロプロセッサを提供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】例えば、ＤＳＰの代表的な処理であるＦＩ
Ｒフィルタにおいては、一つの出力を得るために入力デ
ータ列とフィルタ係数列との積和演算を行なう。そして
後続する２つ目の出力を計算するためには、同じデータ
列と同じ係数列との積和演算を相対位置を１データずら
して演算する。以下、連続する出力は同様に同一データ
列、係数列の間で相対位置を１データずつ、順番にずら
しながら計算する。この演算を一つの積和回路で行う場
合には、複数個の出力データを計算するために、同一入
力データ列を出力データ数回、繰り返し読み出して演算
を行なわなければならない。このように積和回路が一つ
しかなければ、入力データを一回読み出した時に一回し
か積和演算ができない。

【００１９】ここに着目して、一つのレジスタファイル
（２０７）を共有する形で積和回路をもう１個追加し、
かつ共有されたレジスタファイル内に１つのフィルタ係
数用レジスタ（Ｘ０）と２つの入力データ用レジスタ
（Ｙ０，Ｙ１）を備える。フィルタ係数用レジスタには
毎サイクル、フィルタ係数を読み出すが、２つの入力デ
ータ用レジスタには交互に入力データを読み出すように
する。第１の積和回路（２３６，２３７）の２つの入力
のうちの一方には上記の係数用レジスタを接続し、もう
一方には上記２つの入力データ用レジスタを毎サイクル
切り替えて交互に接続する。第２の積和回路（２０１，
２０２）の２つの入力のうちの一方には上記の係数用レ
ジスタを接続し、もう一方には上記２つの入力データ用
レジスタのうちの第１の積和回路につながっていない方
を毎サイクル切り替えて排他的に接続する。

【００２０】これにより、１つのデータと１つの係数を
読み出して一方の積和回路で演算している時、同時にも
う一方の積和回路では同じ係数と１サイクル前に読み出
した１つ前のデータとの演算を行なうことができる。す
なわち、１つの入力データと１つの係数の２つのデータ
を読み出すだけで、引き続く２つの出力データを同時に
計算できる。これにより、積和回路を一つしか持たない
構成に比べて、演算器とデータメモリ間の転送レートを
変えることなく、ＦＩＲフィルタを半分のサイクル数で
計算することができる。

【００２１】さらに、共有されているレジスタファイル
と追加した第２の積和回路の間にトライステートバッフ
ァ（２０３）を備えて、これを命令によって制御できる
ようにする。これにより、２つの積和回路を使用する拡
張命令以外では第２の積和回路から切り離すことが可能
となり、拡張命令さえ使わなければ、第１の積和回路だ
けを用いた従来の命令セットを全く変更なく利用できる
ことになる。

【００２２】更に本発明の手段を、レジスタと演算回路
との接続制御の態様の観点に立って詳述する。マイクロ
プロセッサ（１０）は、複数個のデータレジスタ（Ｘ
０，Ｙ０，Ｙ１）を有しデータメモリ（１２０，１２
１）とインタフェース可能なレジスタファイル（２０
７）と、第１の演算回路（２３６，２３７）と、第２の
演算回路（２０１，２０２）と、前記レジスタファイル
に対する前記第１の演算回路及び第２の演算回路の接続
状態を決定する選択手段（２０３、２４２、２３５）
と、命令を解読して制御信号を発生する制御手段（１０
５）とを含む。前記制御手段は、第１の命令セットに含
まれる命令の解読結果にしたがって前記第２の演算回路
をレジスタファイルから切り離し前記第１の演算回路と
前記データレジスタとの接続状態を前記選択手段に制御
させ、第２の命令セットに含まれる命令の解読結果に従
って前記第１及び第２の演算回路と前記データレジスタ
との接続状態を前記選択手段に制御させる。前記第２の
命令セットに含まれる命令の解読結果に従って制御を行
う選択手段は、データメモリから供給されるサンプルデ
ータを第１のデータレジスタ（Ｙ０）と第２のデータレ
ジスタ（Ｙ１）に交互に入力し、前記サンプルデータの
入力に同期して係数データを第３のデータレジスタ（Ｘ
０）に入力し、前記第１の演算回路の一方の入力と前記
第２の演算回路の一方の入力に排他的に接続されるべき
前記第１のデータレジスタの出力と前記第２のデータレ
ジスタの出力を前記サンプルデータの入力毎に交互に切
換えて接続し、前記サンプルデータの入力毎に前記第１
及び第２の演算回路の他方の入力に前記第３のデータレ
ジスタの出力を接続する。

【００２３】更に本発明を２個以上の演算回路を持つ場
合に普遍化して説明する。マイクロプロセッサは、係数
データレジスタ及びｎ（２以上の整数）個のサンプルデ
ータレジスタを含みデータメモリとインタフェース可能
なレジスタファイルと、ｎ個の演算回路と、前記レジス
タファイルに対する前記ｎ個の演算回路の接続状態を決
定する選択手段と、命令を解読して制御信号を発生する
制御手段とを含む。前記制御手段は、第１の命令セット
に含まれる命令の解読結果にしたがって前記ｎ個の演算
回路の内の所定の演算回路をレジスタファイルから切り
離し残りの演算回路と前記ｎ個のサンプルデータレジス
タとの接続状態を前記選択手段に制御させ、第２の命令
セットに含まれる命令の解読結果にしたがって前記ｎ個
の演算回路と前記ｎ個のサンプルデータレジスタとの接
続状態を前記選択手段に制御させる。前記第２の命令セ
ットに含まれる命令の解読結果に従って制御を行う選択
手段は、データメモリから供給されるサンプルデータの
入力対象をサンプルデータの入力毎に前記ｎ個のサンプ
ルデータレジスタの中で順次切換え、前記サンプルデー
タの入力に同期して係数データを前記係数データレジス
タに入力し、前記ｎ個の演算回路の一方の入力に排他的
に接続されるべき前記ｎ個のサンプルデータレジスタの
出力を前記サンプルデータの入力毎に順次切換え接続
し、前記サンプルデータの入力毎に前記ｎ個の演算回路
の他方の入力に前記係数データレジスタの出力を接続す
る。

【００２４】

【発明の実施の形態】図１には本発明に係るマイクロプ
ロセッサの一例であるＤＳＰ１０が示される。同図に示
されるＤＳＰ１０は、特に制限されないが、ＣＭＯＳ集
積回路製造技術によって１個の半導体基板に形成されて
いる。

【００２５】ＤＳＰ１０は２個の実行ユニット２００，
２３８、Ｘデータメモリ１２１、Ｙデータメモリ１２
０、データアドレスジェネレータ１２４、プログラムコ
ントローラ１００、 命令メモリ１１０、及び入出力回
路１２５によって構成されている。

【００２６】一方の実行ユニット２３８はレジスタファ
イル２０７、マルチプレクサ２３５、乗算器（ＭＵＬ
Ｔ）２３６、そして加算器を含む算術演算器（ＡＬＵ）
２３７で構成される。ＭＵＬＴ２３６とＡＬＵ２３７が
連携して積和演算器（積和回路）を構成してフィルタ演
算の要である積和演算を１サイクルのスループットで実
行する。マルチプレクサ２３５はこれらの演算器の入出
力用にレジスタファイル２０７内の複数個のレジスタの
どれを用いるかを選択する。

【００２７】他方の実行ユニット２００はマルチプレク
サ２４２、乗算器（ＭＵＬＴ）２０２、そして加算器を
含む算術演算器（ＡＬＵ）２０１で構成される。ＭＵＬ
Ｔ２０２とＡＬＵ２０１が連携して積和演算器（積和回
路）を構成してフィルタ演算の要である積和演算を１サ
イクルのスループットで実行する。マルチプレクサ２４
２はこれらの演算器の入出力用にレジスタファイル２０
７内の複数個のレジスタのどれを用いるかを選択する。

【００２８】トライステートバッファ２０３は前記実行
ユニット２００を選択的にレジスタファイル２０７から
切り離し可能にする。

【００２９】前記実行ユニット２３８とＸデータメモリ
１２１、Ｙデータメモリ１２０はそれぞれＸデータバス
（ＸＤＢ）２４３、Ｙデータバス（ＹＤＢ）２４４を介
して接続されている。これら２つのデータバスは実行ユ
ニット２３８内でマルチプレクサ２３５を介してレジス
タファイル２０７につながっている。マルチプレクサ２
３５はレジスタファイル２０７内の複数個のレジスタの
どれに２つのデータバスを接続するかも選択する。デー
タアドレスジェネレータ１２４はＸアドレスバス（ＸＡ
Ｂ）２４３とＹアドレスバス（ＹＡＢ）２４４を介して
それぞれＸデータメモリ１２１とＹデータメモリ１２０
に読み出し、又は書き込み用のアドレスを供給する。前
記Ｘデータメモリ１２１及びＹデータメモリ１２０には
入出力回路Ｉ／Ｏ１２５を介して必要なデータが初期的
にストアされる。

【００３０】プログラムコントローラ１００はプログラ
ムカウンタ１０１、命令デコーダ１０５ 及びプリフェ
ッチユニット１０２で構成される。プログラムカウンタ
１０１は命令読み出し用のアドレスを生成して命令アド
レスバス（ＩＡＢ）１１１を介して命令メモリ１１０に
供給する。読み出された命令ワードは命令データバス
（ＩＤＢ）１１２を介してプリフェッチユニット１０２
に取り込まれてから命令デコーダ１０５に送られる。命
令デコーダ１０５は取り込んだ命令をデコードして制御
信号１３０，１３１，２０４，２４１等を生成して、前
記データドレスジェネレータ１２４、実行ユニット２３
８、トライステートバッファ２０３、及び実行ユニット
２００等、チップ全体を制御する。

【００３１】図２は前記ＤＳＰ１０におけるフィルタ倍
速型ＤＳＰアーキテクチャの要部を示している。図２に
おいてＭＵＬＴ２３６とＡＬＵ２３７が連携して第１の
積和回路を構成し、ＭＵＬＴ２０２とＡＬＵ２０１が連
携して第２の積和回路を構成する。レジスタファイル２
０７は、８個のレジスタＸ０，Ｘ１，Ｙ０，Ｙ１，Ａ
０，Ａ１，Ｍ０，Ｍ１を含む。

【００３２】第１の積和回路はレジスタファイル２０７
にマルチプレクサ２３５を介して接続されている。第２
の積和回路はレジスタファイル２０７にマルチプレクサ
２４２及びトライステートバッファ２０３を介して接続
されている。図２では第１の積和回路を構成するＭＵＬ
Ｔ２３６とＡＬＵ２３７、レジスタファイル２０７及び
マルチプレクサ２３５を太枠で囲って実行ユニット２３
８としてまとめ、第２の積和回路を構成するＭＵＬＴ２
０２とＡＬＵ２０１とマルチプレクサ２４２を太枠で囲
って実行ユニット２００としてまとめてある。

【００３３】命令デコーダ１０５は命令ワード１１６を
解析してマルチプレクサ２４２の選択信号（Ｓｅｌｅｃ
ｔ２）２４１、トライステートバッファ２０３のイネー
ブル信号（Ｅｎａｂｌｅ）２０４、レジスタファイル２
０７のライトイネーブル信号（ＷＥ）２０５、アウトプ
ットイネーブル信号（ＯＥ）２０６及びマルチプレクサ
２３５の選択信号（Ｓｅｌｅｃｔ）２５０等を生成す
る。フィルタ処理に使われるフィルタ係数と入力データ
はそれぞれＸデータバス（ＸＤＢ）２４３とＹデータバ
ス（ＹＤＢ）２４４をからマルチプレクサ２３５を介し
てレジスタファイル２０７に供給される。

【００３４】図２に示してある命令ワード１１６は前記
第１及び第２の積和回路を制御するフィールドを別々に
持つ拡張命令である。特に図示はしないが、その拡張命
令の命令コード或いは素の他の情報コードが前記命令デ
コーダ１０５で解読されることにより、前記トライステ
ートバッファ２０３のイネーブル信号（Ｅｎａｂｌｅ）
２０４が真値にされ、実行ユニット２００の第２の積和
回路はレジスタファイル２０７にマルチプレクサ２４２
を介して接続される。

【００３５】命令ワード１１６が拡張命令でない場合は
上記トライステートバッファ２０３のイネーブル信号
（Ｅｎａｂｌｅ）２０４は偽値となり、実行ユニット２
００の第２の積和回路はレジスタファイル２０７からマ
ルチプレクサ２４２と共に切り離される。この様子は図
３の等価回路に示され、これは従来型の積和回路を１個
だけ備えたＤＳＰと等価になっている。図３に示してあ
る命令ワード１１６Aは１つの積和回路を制御するフィ
ールドしか持たない命令である。この命令ワードが図２
のデコーダ１０５に入力されると拡張命令ワードである
ことを示す特定ビットパターンを持たないのでイネーブ
ル信号（Ｅｎａｂｌｅ）２０４は偽となり、実行ユニッ
ト２００の第２の積和回路はレジスタファイル２０７か
らマルチプレクサ２４２と共に切り離される。

【００３６】次に図４を用いて図２の構成を更に詳述す
る。図４にはマルチプレクサを用いて、２つの積和回路
とレジスタファイルを接続するための構成が詳細に示さ
れている。この図４を用いて倍速ＦＩＲフィルタ処理を
実現するのに必要となる２つの拡張命令を実現すること
ができる殊に付いて説明する。図４には図２の実行ユニ
ット２３８，実行ユニット２００及びトライステートバ
ッファ２０３の部分のみが詳細に示されている。

【００３７】実行ユニット２３８は第１の積和回路を構
成するＭＵＬＴ２３６とＡＬＵ２３７、レジスタファイ
ル２０７及びマルチプレクサ２３５を基本要素として構
成されている。レジスタファイル２０７を構成する８個
のレジスタＸ０，Ｘ１，Ｙ０，Ｙ１，Ａ０，Ａ１，Ｍ
０，Ｍ１は出力制御回路２３９を介してそれぞれ対応す
る８本のレジスタ出力バス ２０８，２０９，２１０，
２１１，２１２，２１３，２１４，２１５に出力され
る。出力制御回路２３９は８個のレジスタにそれぞれ対
応する８ビットのアウトプットイネーブル信号（ＯＥ）
２０６の値に応じてレジスタの内容を対応するレジスタ
出力バスに出力するか否かを制御する。又、前記８個の
レジスタは入力制御回路２４０を介してそれぞれ対応す
る８本のレジスタ入力バス２１６，２１７，２１８，２
１９，２２０，２２１，２２２に接続されている。入力
制御回路２４０は８個のレジスタにそれぞれ対応する８
ビットのライトイネーブル信号（ＷＥ）２０５の値に応
じて８本のレジスタ入力バス上の値を対応するレジスタ
に書き込むか否かを制御する。

【００３８】マルチプレクサ２３５は４つの４入力１出
力マルチプレクサ２２９，２３０，２３１，２３２と２
つの１入力２出力デマルチプレクサ２３３，２３４で構
成されている。マルチプレクサ ２３２は４つのレジス
タ Ｘ０，Ｘ１，Ａ０，Ａ１の何れかを２ビットの選択
信号（ＡＸｓｅｌ）２２３の値に応じてＡＬＵ２３７の
第１入力ＡＸとして選択する。マルチプレクサ２３１は
４つのレジスタＹ０，Ｙ１，Ｍ０，Ｍ１の何れかを２ビ
ットの選択信号（ＡＹｓｅｌ）２２４の値に応じてＡＬ
Ｕ２３７の第２入力ＡＹとして選択する。マルチプレク
サ２３０は４つのレジスタＸ０，Ｘ１，Ｙ０，Ａ１の何
れかを２ビットの選択信号（ＭＸｓｅｌ）２２５の値に
応じてＭＵＬＴ２３６の第１入力ＭＸとして選択する。
マルチプレクサ２２９は４つのレジスタ Ｘ０，Ｙ０，
Ｙ１，Ａ１の何れかを２ビットの選択信号（ＭＹｓｅ
ｌ）２２６の値に応じてＭＵＬＴ ２３６の第２入力Ｍ
Ｙとして選択する。デマルチプレクサ２３４はＸデータ
バス（ＸＤＢ）２４３上のデータを１ビット選択信号
（ＸＤｓｅｌ）２２７の値に応じてＸ０レジスタ用のレ
ジスタ入力バス２１６かＸ１レジスタ用のレジスタ入力
バス２１７のどちらかに出力する。デマルチプレクサ２
３３はＹデータバス（ＹＤＢ）２４４上のデータを１ビ
ット選択信号（ＹＤｓｅｌ）２２８の値に応じてＹ０レ
ジスタ用のレジスタ入力バス２１８かＹ１レジスタ用の
レジスタ入力バス２１９のどちらかに出力する。

【００３９】実行ユニット２００は第２の積和回路を構
成するＭＵＬＴ２０２とＡＬＵ２０１とマルチプレクサ
２４２で構成されている。ＡＬＵ２０１の第１の入力Ａ
ＸにはレジスタＡ１用のレジスタ出力バス２１３がトラ
イステートバッファ２０３を介して入力されている。Ａ
ＬＵ２０１の第２の入力ＡＹにはレジスタＭ１用のレジ
スタ出力バス２１５がトライステートバッファ２０３を
介して入力されている。ＭＵＬＴ２０２の第１の入力Ｍ
ＸにはレジスタＸ０用のレジスタ出力バス２０８がトラ
イステートバッファ２０３を介して入力されている。Ｍ
ＵＬＴ２０２の第２の入力ＭＹにはマルチプレクサ２４
２の出力が入力されている。マルチプレクサ２４２は２
入力１出力のマルチプレクサであり、その２つの入力と
してレジスタＹ０用のレジスタ出力バス２１０とレジス
タＹ１用のレジスタ出力バス２１１がトライステートバ
ッファ２０３を介して入力されている。

【００４０】トライステートバッファ２０３は５個のレ
ジスタＸ０，Ｙ０，Ｙ１，Ａ１，Ｍ１に対応する５本の
レジスタ出力バス２０８，２１０，２１１，２１３，２
１５信号を入力し、制御信号（Ｅｎａｂｌｅ）２０４の
値に応じて、これらを実行ユニット２００に供給するか
否かを制御する。また、トライステートバッファ２０３
は実行ユニット２００から出力されるＭＵＬＴ２０２
の出力ＭＺとＡＬＵ２０１の出力ＡＺを入力し、制御信
号（Ｅｎａｂｌｅ）２０４の値に応じて、これらをそれ
ぞれ、Ｍ１レジスタ用のレジスタ入力バス２２２とＡ１
レジスタ用のレジスタ入力バス２２０に出力するか否か
を制御する。

【００４１】なお、第１の積和回路は従来の命令セット
をサポートするために、演算器の各入力毎に４つレジス
タ選択が可能な構成であり、マルチプレクサが複雑にな
っている。これに比べて第２の積和回路はＦＩＲフィル
タ倍速用に用途を限定しているためマルチプレクサが単
純となり、第２の積和回路追加にともなうハードウエア
の増加は演算器分だけで済む。

【００４２】前記信号（ＡＸｓｅｌ）２２３、信号（Ａ
Ｙｓｅｌ）２２４、信号（ＭＸｓｅｌ）２２５、信号
（ＭＹｓｅｌ）２２６、信号（ＸＤｓｅｌ）２２７、信
号（ＹＤｓｅｌ）２２８は、図２に示される信号（Ｓｅ
ｌｅｃｔ）２５０の詳細な一例である。図Bにおいて前
記アウトプットイネーブル信号（ＯＥ）２０６とライト
イネーブル信号信号（ＷＥ）２０５は、各々８ビットで
ある。

【００４３】続いて、倍速ＦＩＲフィルタ処理に有効な
２つの拡張命令による制御動作を代表例として説明す
る。

【００４４】２つの拡張命令はどちらも第１のＡＬＵ２
３７の動作、第１のＭＵＬＴ２３６の動作、第２のＡＬ
Ｕ２０１の動作、第２のＭＵＬＴ２０２の動作、Ｘデー
タバス（ＸＤＢ）２４３上のデータのレジスタファイル
への読み込み、及び Ｙデータバス（ＹＤＢ）２４４上
のデータのレジスタファイルへの読み込みの６つの並列
動作を制御する。

【００４５】上記２つの拡張命令を疑似アセンブラ・コ
ードで記述すると、下記の（１）、（２）に示されるよ
うに、 Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ０，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ１， Ｘ０＝ＸＤＢ，Ｙ０＝ＹＤＢ…（１） Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ１，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ０， Ｘ０＝ＸＤＢ，Ｙ１＝ＹＤＢ…（２） と表現できる。尚、記号＊は乗算を意味する。

【００４６】前記拡張命令（１）は第１のＡＬＵ２３７
と第１のＭＵＬＴ２３６でＡ０＝Ａ０＋Ｍ０、及びＭ０
＝Ｘ０＊Ｙ０を計算し、第２のＡＬＵ２０１と第２のＭ
ＵＬＴ２０２でＡ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ１を
計算すると同時に、Ｘデータバス（ＸＤＢ）２４３上の
データとＹデータバス（ＹＤＢ）２４４上のデータをそ
れぞれＸ０とＹ０に読み込む。

【００４７】前記拡張命令（２）は第１のＡＬＵ２３７
と第１のＭＵＬＴ２３６でＡ０＝Ａ０＋Ｍ０、及びＭ０
＝Ｘ０＊Ｙ１を計算し、第２のＡＬＵ２０１と第２のＭ
ＵＬＴ２０２でＡ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ０を
計算すると同時に、Ｘデータバス（ＸＤＢ）２４３上の
データとＹデータバス（ＹＤＢ）２４４上のデータをそ
れぞれＸ０とＹ１に読み込む。

【００４８】ただし、ここで乗算に使用されるレジスタ
Ｘ０，Ｙ０，Ｙ１の値は、同一命令上の指定に伴って、
これらのレジスタへ取り込まれたものではなく、実行前
に既に取り込まれている値である。例えば、拡張命令
（１）が実行される時、Ｍ０＝Ｘ０＊Ｙ０という乗算に
使用されるＸ０はこの命令の実行前にレジスタＸ０に入
っていた値が使われる。そして拡張命令（１）の実行に
伴いレジスタＸ０にはその時のＸデータバス（ＸＤＢ）
２４３上のデータが取り込まれる。加算に使われるレジ
スタＭ０，Ｍ１の値も同様に同一命令上の指定によって
乗算された結果ではなく、実行前に当該レジスタ内に入
っている値である。例えば、拡張命令（１）が実行され
る時、Ａ０＝Ａ０＋Ｍ０という加算に使用されるレジス
タＭ０の値はこの命令の実行前にレジスタＭ０に入って
いた値が使われる。そして拡張命令（１）の実行に伴い
レジスタＭ０は同一命令上の Ｍ０＝Ｘ０＊Ｙ０の演算
結果で更新される。この点については第２の命令（２）
の場合も同様である。

【００４９】上記、拡張命令（１）の動作を図４の構成
で実現するには、まず４つのマルチプレクサ２３２，２
３１，２３０，２２９がそれぞれＡ０，Ｍ０，Ｘ０，Ｙ
０用のレジスタ出力バスを選択するように対応する４つ
の制御信号（ ＡＸｓｅｌ）２２３、（ＡＹｓｅｌ）２
２４、（ＭＸｓｅｌ）２２５、（ＭＹｓｅｌ）２２６を
生成して供給すればよい。同時に２つのデマルチプレク
サ ２４４，２４３がそれぞれＸ０，Ｙ０を選択するよ
うに、対応する２つの制御信号（ＸＤｓｅｌ）２２７，
（ＹＤｓｅｌ）２２８生成し、かつマルチプレクサ２４
２がＹ１を選択するように 制御信号（ＡＹｓｅｌ）２
４１を生成し、供給する。

【００５０】そして演算のソースとなっているレジスタ
を読み出すために、８ビットのアウトプットイネーブル
信号（ＯＥ）２０６の読み出すレジスタに対応するビッ
トを真にして出力制御回路２３９を制御する。拡張命令
（１）ではＡ０，Ａ１，Ｍ０，Ｍ１，Ｘ０，Ｙ０，Ｙ１
の７つのレジスタに対応する７ビットが真になる。同様
に演算のデスティネーションとなっているレジスタに書
き込むために、８ビットのライトイネーブル信号（Ｗ
Ｅ）２０５の書き込むレジスタに対応するビットを真に
して入力制御回路２４０を制御する必要がある。拡張命
令（１）ではＡ０，Ａ１，Ｍ０，Ｍ１，Ｘ０，Ｙ０の６
つのレジスタに対応する６ビットが真になる。だたし、
上記で説明したように各レジスタの内容は演算後に更新
されるので、これに伴ってアウトプットイネーブル信号
（ＯＥ）２０６はライトイネーブル信号（ＷＥ）２０５
より先に生成される必要がある。

【００５１】また、もちろん拡張命令を使用する場合は
信号（Ｅｎａｂｌｅ）２０４を真にして 実行ユニット
２００をレジスタファイル２０７につなげておく必要も
ある。

【００５２】拡張命令（２）も拡張命令（１）と同様
に、命令デコーダからの制御信号（ＡＸｓｅｌ）２２
３，（ＡＹｓｅｌ）２２４，（ＭＸｓｅｌ）２２５，
（ＭＹｓｅｌ）２２６，（ＸＤｓｅｌ）２２７，（ＹＤ
ｓｅｌ）２２８，（ＯＥ）２０６，（ＷＥ）２０５ ，
（Ｅｎａｂｌｅ）２０４，（ＡＹｓｅｌ２）２４１を制
御して実現できる。

【００５３】続いて図５と図６を用いて、上記の２つの
拡張命令を用いてＦＩＲフィルタ処理の倍速化を実現し
た場合のプログラム例を説明する。図５は係数が５つの
ＦＩＲフィルタで４番目の出力Ｚ（４）と５番目の出力
Ｚ（５）を計算する様子を示している。係数を５つとし
たのは説明図を簡便化するためであり、実際の音声圧縮
／伸張処理においては係数は１０程度である。図５に４
番目の出力Ｚ（４）と５番目の出力Ｚ（５）を計算する
２つの式（１）と（２）と両式に対応する信号フロー図
を示す。

【００５４】図５のＺ（４）を計算する第１の信号フロ
ー図は４つの遅延素子３００，３０１，３０２，３０３
と５つの乗算 ３０８，３０９，３１０，３１１，３１
２及び４つの加算 ３１８，３１９，３２０，３２１で
構成される。５つの乗算を示す三角の中のａ０，ａ１，
ａ２，ａ３，ａ４は５つのフィルタ係数を示す。５つの
三角に入力されているＤ（４），Ｄ（３），Ｄ（２），
Ｄ（１），Ｄ（０）は入力データであり、Ｄ（４）は新
規入力でＤ（３），Ｄ（２），Ｄ（１），Ｄ（０）は遅
延素子３００，３０１，３０２，３０３に格納された過
去のデータとなる。４番目のフィルタ出力Ｚ（４）は係
数列 ａ０，ａ１，ａ２，ａ３，ａ４ とデータ列 Ｄ
（４），Ｄ（３），Ｄ（２），Ｄ（１），Ｄ（０）との
積和演算で計算される。

【００５５】図５のＺ（５）を計算する第２の信号フロ
ー図は４つの遅延素子３０４，３０５，３０６，３０７
と５つの乗算３１３，３１４，３１５，３１６，３１７
及び４つの加算３２２，３２３，３２４，３２５で構成
される。前と同様５つの乗算を示す三角の中のａ０，ａ
１，ａ２，ａ３，ａ４は５つのフィルタ係数を示す。５
つの三角に入力されているＤ（５），Ｄ（４），Ｄ
（３），Ｄ（２），Ｄ（１）は入力データであり、Ｄ
（５）は新規入力でＤ（４），Ｄ（３），Ｄ（２），Ｄ
（１）は遅延素子３２２，３２３，３２４，３２５に格
納された過去のデータとなる。すなわち、Ｚ（４）を計
算する信号フロー図に比べて入力データは右に１つシフ
トしている。５番目のフィルタ出力Ｚ（５）は係数列ａ
０，ａ１，ａ２，ａ３，ａ４とデータ列 Ｄ（５），Ｄ
（４），Ｄ（３），Ｄ（２），Ｄ（１）との積和演算で
計算される。

【００５６】１つの積和回路で上記のＺ（４）とＺ
（５）を順番に計算すると合計で１０サイクルかかる。
そこで、２つの積和回路で上記のＺ（４）とＺ（５）を
同時に計算することを考える。第１の積和回路でＺ
（４）を計算しながら第２の積和回路でＺ（５）を計算
するわけである。この時の計算順序を図５で，，
，，と番号をふって示してある。例えば番目に
は第１の積和回路でａ２とＤ（２）の乗算をしながら、
第２の積和回路でａ２とＤ（３）の乗算を行ない、番
目には第１の積和回路でａ１とＤ（３）の乗算をしなが
ら、第２の積和回路でａ１とＤ（４）の乗算を実行す
る。

【００５７】この時、２つの積和回路で乗算される係数
の方は常に等しく、入力データの方は常に１サンプルだ
けずれている。つまり、１サンプル分だけ過去の入力デ
ータを保持していれば、１つの係数と１つの入力データ
を読み込むだけでＺ（４）とＺ（５）についての２つの
積和演算を実行できることになる。すなわち、１つのデ
ータと１つの係数を読み出して一方の積和回路で演算し
ている時、同時にもう一方の積和回路では同じ係数と１
サイクル前に読み出した１つ前のデータとの演算を行な
うことができる。よって、積和回路を１つしか持たない
従来型のＤＳＰのデータメモリ・アーキテクチャを保っ
たまま、ＦＩＲフィルタを半分のサイクル数で計算する
ことができる。

【００５８】１サンプル分だけ過去の入力データを保持
することは、図４で説明した２つの拡張命令（１）と
（２）を用いて実現できる。拡張命令（１）ではＹデー
タバス上のデータをＹ０レジスタに取り込み、拡張命令
（２）ではＹデータバス上のデータをＹ１レジスタに取
り込む。よって、両方の命令を交互に用いることによっ
て、１サンプル分だけ過去の入力データを保持すること
ができる。また、交互に更新されるＹ０，Ｙ１レジスタ
を２つの積和回路で交互に参照することより、Ｚ（４）
とＺ（５）についての２つの積和演算を同時に実行でき
る。よって、２つの拡張命令では２つの乗算器の第２の
入力がＹ０とＹ１にたすきがけで切り替えられるように
設定されている。また、２つの積和回路で乗算される係
数の方は常に等しいので、この係数は拡張命令の（１）
と（２）の両方でＸ０レジスタにＸデータバスから読み
込まれ、２つの乗算器の第１の入力に固定的に設定され
ている。即ち、前記拡張命令（１）、（２）の疑似アセ
ンブラ・コードで記述より明らかなように、命令（１）
と（２）を交互に実行するとい、演算サイクル毎に、演
算データは交互にレジスタＹ０，Ｙ１にロードされ、係
数データはレジスタＸ０にロードされる。そして、第１
のＭＵＬＴ２３６による乗算は、演算サイクル毎にＭ０
＝Ｘ０＊Ｙ０とＭ０＝Ｘ０＊Ｙ１とが切換えられる。同
様に、第２のＭＵＬＴ２０２による乗算は、演算サイク
ル毎にＭ０＝Ｘ０＊Ｙ１とＭ０＝Ｘ０＊Ｙ０とが切換え
られる。

【００５９】乗算に関する上記制御内容の観点を変えれ
ば、図７のようにシフトレジスタ構成として等価的に表
現することができる。図７において５００は前記レジス
タファイル２０７及びマルチプレクサ１４２，２３５を
総称する回路ブロックである。レジスタＲｅｇ０，Ｒｅ
ｇ１は演算サイクル毎にシフト動作を行う直列２段のシ
フトレジスタを構成する。このいようなシフトレジスタ
の構成によっても同様の演算結果を得ることができる。
レジスタＹ０，Ｙ１が交互に図７のレジスタＲｅｇ０，
Ｒｅｇ１として機能されるとものと考えれば、図７の構
成は図４と機能的に等価である。

【００６０】図６では図５を用いて説明した倍速ＦＩＲ
フィルタ処理実現方法を２つの拡張命令（１）、（２）
を用いたプログラムで記述した具体例を示す。図６の中
には８行からなる倍速ＦＩＲフィルタプログラム ４０
４ と それら８行のプログラムの各行の具体的オペレー
ションを示した８行の疑似コードを示してある。又、図
６にはプログラム ４０４が使用するフィルタ係数と入
力データのアクセスを直感的に表す、Ｘ メモリ４０
０，Ｙメモリ４０１，Ｘｐｔｒ４０２，Ｙｐｔｒ４０３
を示してある。

【００６１】Ｘメモリ４００には５つのフィルタ係数列
ａ０，ａ１，ａ２，ａ３，ａ４が格納されていて、デー
タアドレスポインタ（Ｘｐｔｒ）４０２によって基本ク
ロックに同期してａ４，ａ３，ａ２，ａ１，ａ０の順で
読み出される。Ｙメモリ４０１には 入力データ列 Ｄ
（０），Ｄ（１），Ｄ（２），Ｄ（３），Ｄ（４），Ｄ
（５） が格納されていて、データアドレスポインタ
（Ｙｐｔｒ）４０３によって基本クロックに同期してＤ
（０），Ｄ（１），Ｄ（２），Ｄ（３），Ｄ（４），Ｄ
（５）の順で読み出される。

【００６２】以下、プログラム４０４の実行内容を４０
５の疑似コードを参照しながら説明する。１行目では、
まず、Ｙ０にＤ（０）をロードする。２行目では、Ｘ０
とＹ１にそれぞれａ４とＤ（１）をロードする。３行目
では、１行目でＹ０にロードしたＤ（０）と２行目でＸ
０にロードしたａ４の乗算を第１の積和回路で実行する
と同時に２行目で、それぞれＸ０とＹ１にロードしたａ
４とＤ（１）の乗算を第２の積和回路で実行する。そし
てさらに、Ｘ０とＹ０にそれぞれａ３とＤ（２）をロー
ドする。

【００６３】４行目では２行目でＹ１にロードしたＤ
（１）と３行目でＸ０にロードしたａ３の乗算を第１の
積和回路で実行すると同時に３行目で、それぞれＸ０と
Ｙ０にロードしたａ３とＤ（２）の乗算を第２の積和回
路で実行する。そしてさらに、Ｘ０とＹ１にそれぞれａ
２とＤ（３）をロードする。また、同時に３行目の２つ
の乗算結果であるａ４＊Ｄ（０）とａ４＊Ｄ（１）をそ
れぞれＡ０とＡ１にアキュムレートする。Ａ０とＡ１を
０でクリアしておけば、この４行目の２つのアキュムレ
ートはそれぞれＡ０とＡ１への代入となる。ちなみに、
この４行目で使用しているのは拡張命令（２）であり、
次の５行目で使用するのは拡張命令（１）である。

【００６４】５行目では３行目でＹ０にロードしたＤ
（２）と４行目でＸ０にロードしたａ２の乗算を第１の
積和回路で実行すると同時に４行目で、それぞれＸ０と
Ｙ０にロードしたａ２とＤ（３）の乗算を第２の積和回
路で実行する。そしてさらに、Ｘ０とＹ０にそれぞれａ
１とＤ（４）をロードする。又、同時に４行目の２つの
乗算結果であるａ３＊Ｄ（１）とａ３＊Ｄ（２）をそれ
ぞれＡ０とＡ１にアキュムレートする。

【００６５】６行目は再び拡張命令（２）、７行目は拡
張命令（１）からメモリのロード部分を外したものとな
り、両命令が交互に繰り返される。６行目では４行目で
Ｙ１にロードしたＤ（３）と５行目でＸ０にロードした
ａ１の乗算を第１の積和回路で実行すると同時に５行目
で、それぞれＸ０とＹ０にロードしたａ１とＤ（４）の
乗算を第２の積和回路で実行する。そしてさらに、Ｘ０
とＹ１にそれぞれａ０とＤ（５）をロードする。又、同
時に５行目の２つの乗算結果でるａ２＊Ｄ（２）とａ２
＊Ｄ（３）をそれぞれＡ０とＡ１にアキュムレートす
る。

【００６６】７行目では５行目でＹ０にロードしたＤ
（４）と６行目でＸ０にロードしたａ０の乗算を第１の
積和回路で実行すると同時に６行目で、それぞれＸ０と
Ｙ０にロードしたａ０とＤ（５）の乗算を第２の積和回
路で実行する。そして同時に６行目の２つの乗算結果で
あるａ１＊Ｄ（３）とａ１＊Ｄ（４）をそれぞれＡ０と
Ａ１にアキュムレートする。最後の８行目では７行目の
２つの乗算結果であるａ０＊Ｄ（４）とａ０＊Ｄ（５）
をそれぞれＡ０とＡ１にアキュムレートする。これによ
り、Ａ０とＡ１にはそれぞれ、図５の式（１）と式
（２）で表されるＺ（４）とＺ（５）の最終結果がアキ
ュムレートされ、計算が完了する。

【００６７】図９にはマイクロプロセッサの別の例が示
される。同図に示されるマイクロプロセッサ１１は、汎
用マイクロプロセッサにＤＳＰ機能を搭載して構成され
る。マイクロプロセッサ１１は、特に制限されないが、
ＣＰＵ（中央処理装置）２０、内部メモリ２２、バスス
テートコントローラ（ＢＳＣ）２３及び外部バスインタ
フェース回路（ＢＩＦ）２４と、シリアル入出力回路
（ＳＣＩ）２５やタイマ（ＴＭＲ）２６等の周辺回路を
汎用マイクロプロセッサ機能として備える。更に、ＤＳ
Ｐ機能を実現するために、ＤＳＰユニット２１、Ｘデー
タメモリ１２１及びＹデータメモリ１２０を有する。マ
イクロプロセッサのバス構成は内部データバス（ＩＤ
Ｂ）３０と共に、ディジタル信号処理用のＸデータバス
（ＸＤＢ）２４３及びＹデータバス（ＹＤＢ）２４４を
有し、更にアドレスバス（ＡＢ）３１、そして周辺アド
レスバス（ＰＡＢ）３２及び周辺データバス（ＰＤＢ）
３３を有する。

【００６８】前記ＤＳＰユニットは図１の実行ユニット
２００，２３８及びトライステートバッファ２０３の機
能を実現する。前記データドレスジェネレータ１２４及
びプログラムコントローラ１００の機能はＣＰＵが負担
する。したがって、ＣＰＵの命令セットにはＣＰＵ命令
とＤＳＰ命令が含まれ、ＣＰＵはＤＳＰ命令をフェッチ
すると、そのデコード結果にしたがってＤＳＰを制御
し、また、ＤＳＰによる積和演算に必要なデータフェッ
チのためのバスサイクルを起動する。

【００６９】図８には積和回路を４個設ける場合の例が
図７に相当されるシフトレジスタ方式の記述形態で示さ
れる。積和演算器を４組設けたプロセッサは、特にその
全体の図示は省略するが、図１において、ＡＬＵ２０
１、ＭＵＬＴ２０２及びマルチプレクサ２４２からなる
実行ユニット２００が、全部で４組、夫々トライステー
トバッファ２０３を介して実行ユニット２３８に接続可
能に設けられて構成されている。図８において、２３
６，２０２、２０２Ａ，２０２Ｂは乗算器である。加算
器若しくは算術論理演算器は図示を省略してある。５０
５で示される回路ブロックは、レジスタファイル２０
７、マルチプレクサ２３５及び４組のマルチプレクサ２
４２を総称する。この構成で利用される拡張命令を疑似
アセンブラ・コードで記述すると、下記の（３）、
（４）、（５）、（６）に示されるように、 Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ０，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ１， Ａ２＝Ａ２＋Ｍ２，Ｍ２＝Ｘ０＊Ｙ２，Ａ３＝Ａ３＋Ｍ３，Ｍ３＝Ｘ０＊Ｙ３， Ｘ０＝ＸＤＢ，Ｙ０＝ＹＤＢ…（３） Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ１，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ２， Ａ２＝Ａ２＋Ｍ２，Ｍ２＝Ｘ０＊Ｙ３，Ａ３＝Ａ３＋Ｍ３，Ｍ３＝Ｘ０＊Ｙ０， Ｘ０＝ＸＤＢ，Ｙ１＝ＹＤＢ…（４） Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ２，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ３， Ａ２＝Ａ２＋Ｍ２，Ｍ２＝Ｘ０＊Ｙ０，Ａ３＝Ａ３＋Ｍ３，Ｍ３＝Ｘ０＊Ｙ１， Ｘ０＝ＸＤＢ，Ｙ２＝ＹＤＢ…（５） Ａ０＝Ａ０＋Ｍ０，Ｍ０＝Ｘ０＊Ｙ３，Ａ１＝Ａ１＋Ｍ１，Ｍ１＝Ｘ０＊Ｙ０， Ａ２＝Ａ２＋Ｍ２，Ｍ２＝Ｘ０＊Ｙ１，Ａ３＝Ａ３＋Ｍ３，Ｍ３＝Ｘ０＊Ｙ２， Ｘ０＝ＸＤＢ，Ｙ３＝ＹＤＢ…（６） と表現できる。

【００７０】前記拡張命令（３）〜（６）の疑似アセン
ブラ・コードで記述より明らかなように、命令（３）か
ら（６）を繰返し順番に実行するとき、演算サイクル毎
に、演算データは順番にレジスタＹ０，Ｙ１、Ｙ２，Ｙ
３にロードされ、係数データはレジスタＸ０にロードさ
れる。そして、４個の夫々の乗算器ＭＵＬＴによる乗算
は、Ｘ０＊Ｙ０、Ｘ０＊Ｙ１、Ｘ０＊Ｙ２、Ｘ０＊Ｙ３
の演算が順次排他的に切換えて割り当てられる。

【００７１】乗算に関する上記制御内容をシフトレジス
タ方式による観点で示した図８において、レジスタＲｅ
ｇ０，Ｒｅｇ１、Ｒｅｇ２，Ｒｅｇ３は演算サイクル毎
にシフト動作を行う直列４段のシフトレジスタを構成す
る。このようなシフトレジスタの構成によっても同様の
演算結果を得ることができる。レジスタＲｅｇ０，Ｒｅ
ｇ１、Ｒｅｇ２，Ｒｅｇ３はレジスタＹ０，Ｙ１，Ｙ
２，Ｙ３としての機能が排他的に順次切換えて割り当て
られるものと理解されたい。

【００７２】図８の構成によれば、図１０の構成に比べ
て１／４の演算サイクル数でＦＩＲフィルタ演算を実現
することができる。また、スループットを従来通りにす
る場合には、ディジタル信号処理の動作クロック周波数
を１／４にすることができ、これによって電力消費を格
段に低減することができる。

【００７３】以上、本発明の一実施形態について説明を
したが、本発明は上記実施形態に限定されるものではな
い。例えば本発明は積和回路が３個の場合、５個以上の
場合にも適用可能である。Ｘ０，Ｘ１のような入力デー
タレジスタの数がｎ個ある場合には、ｎ個以下の範囲で
しか積和回路を設けることができない。また、Ａ０，Ａ
１のようなアキュムレータレジスタの数も積和回路の数
と相関を有し、アキュムレータレジスタの数がｎ個ある
場合、ｎ個以下の範囲でしか積和回路を複数個設けるこ
とはできない。

【００７４】また、本実施例では積和回路が独立した２
つの乗算器と加算器で構成される場合を示したが、一つ
の不可分な回路として実現された積和回路を用いる場合
にも適用可能である。さらに追加される第２の演算器は
積和回路に限定され図、浮動小数点演算回路、或いはＥ
ＣＣコードによる誤り訂正の演算等に用いられるガロア
体演算回路など、その他の演算回路であってもよい。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７６】すなわち、積和回路等の演算回路を１セッ
トしか持たないＤＳＰ等のマイクロプロセッサのデータ
処理演算アーキテクチャを全て変更せずに、積和回路等
の演算回路だけを増やしてフィルタ演算等の所定の演算
を従来よりも少ない演算サイクル数で実現できる。或い
は、同一のスループットを実現する場合には、従来の数
分の１の動作周波数で所要の演算を完了することができ
る。したがって、この場合には、演算速度の点では処理
効率は上がらないが電力消費を格段に低減することがで
きる。

【００７７】例えば、本発明をディジタル信号処理演
算、特にフィルタ演算に適用すると、フィルタ演算は携
帯電話端末等における音声圧縮・伸張処理の中の支配的
な演算であるから、本発明により通話中におけるディジ
タル信号処理の動作周波数を低く押さえることができ、
マイクロプロセッサを低電圧で動作させることにより消
費電力を削減することが可能となる。

【００７８】また、データメモリ・アーキテクチャが従
来のＤＳＰと同じなのでＬＳＩのコストと開発工数もほ
とんど変わらないという利点がある。

【００７９】さらに、本発明に係るマイクロプロセッサ
は、複数個の積和回路等の演算回路を用いる専用命令を
少数個追加するだけで、もとの命令セットを変更せずに
使用できる。このため過去に開発したＤＳＰの音声圧縮
・伸張プログラムに対して、追加命令の部分のみの小修
正で低電力版に改造でき、過去の設計資産を再利用でき
るという効果がある。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの一例である
ＤＳＰのブロック図である。

【図２】図１のＤＳＰにおけるフィルタ倍速型ＤＳＰア
ーキテクチャの要部を示す説明図である。

【図３】命令ワードが拡張命令でない場合に利用可能な
積和回路の様子を示す説明図である。

【図４】マルチプレクサを用いて２つの積和回路とレジ
スタファイルを接続するための構成を詳細に示した回路
図である。

【図５】係数が５つのＦＩＲフィルタで４番目の出力Ｚ
（４）と５番目の出力Ｚ（５）を計算する様子を示した
動作説明図である。

【図６】図５を用いて説明した倍速ＦＩＲフィルタ処理
の実現手法を２つの拡張命令（１）、（２）を用いたプ
ログラムで記述した説明図である。

【図７】乗算に関する制御内容を観点を変えてシフトレ
ジスタ構成として等価的に表現した説明図である。

【図８】積和回路を４個設ける場合の例を図７のような
シフトレジスタ方式の形態で示した説明図である。

【図９】本発明に係るマイクロプロセッサの別の例であ
るマイクロプロセッサを示すブロック図である。

【図１０】本発明者が検討した典型的なＤＳＰのアーキ
テクチャを示すブロック構成図である。

【図１１】本発明者の検討に係るＳＩＭＤとＶＬＩＷに
共通のアーキテクチャを示すブロック構成図である。

【符号の説明】

２００ 実行ユニット ２０１ ＡＬＵ ２０２ ＭＵＬＴ ２０３ トライステートバッファ ２０４ 制御信号 ２０５、２０６ 制御信号 ２０７ レジスタファイル ２０８〜２２２ データ線 ２２３〜２２８ 制御信号 ２２９〜２３２ マルチプレクサ ２３３、２３４ デマルチプレクサ ２３５ マルチプレクサ ２３６ ＭＵＬＴ ２３７ ＡＬＵ ２３８ 実行ユニット ２３９ 出力制御回路 ２４０ 入力制御回路 ２４１ 制御信号 ２４２ マルチプレクサ ２４３ Ｘデータバス ２４４ Ｙデータバス ３００〜３０７ 遅延素子 ３０８〜３１７ 乗算器 ３１８〜３２５ 加算器 ４００ Ｘデータメモリ ４０１ Ｙデータメモリ ４０２ Ｘデータ・アドレス・ポインタ ４０３ Ｙデータ・アドレス・ポインタ ４０４ プログラム ４０５ 疑似コード ６００ 実行ユニット ６０１ レジスタファイル ６０２ マルチプレクサ ６０３ ＭＵＬＴ ６０４ ＡＬＵ ６０５ Ｙデータバス ６０６ Ｘデータバス ６０７ Ｘデータメモリ ６０８ Ｙデータメモリ ６０９ Ｘアドレスバス ６１０ Ｙアドレスバス ６１１ データ・アドレス・ジェネレータ ６１２ プログラム・コントローラ ６１３ プログラム・カウンタ ６１４ デコーダ ６１５ プリフェッチ・ユニット ６１６ 制御信号 ６１７ 命令アドレスバス ６１８ 命令データバス ６１９ 命令メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 由紀 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B013 DD01 5B022 AA01 CA01 CA03 CA07 CA09 DA02 FA01 FA09 FA10 5B062 AA03 AA05 CC01 CC06 DD04 DD10

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数個のレジスタを備えた第１の演算回
   路と複数個のデータメモリを複数のバスで接続したデー
   タ演算系と、 命令メモリ及び命令解析装置を備え、前記命令メモリに
   格納された命令語を読み出して前記命令解析装置で解析
   することによって生成される制御信号を用いて、前記デ
   ータ演算系を制御する命令制御系とを有するマイクロプ
   ロセッサにおいて、 前記データ演算系に、前記レジスタを共有可能であって
   前記制御信号で制御される第２の演算回路と、前記第２
   の演算回路を第１の演算回路から切り離し可能であって
   前記制御信号で制御されるゲート手段と、を設けて成る
   ものであることを特徴とするマイクロプロセッサ。
2. 【請求項２】 前記データ演算系に、前記レジスタを共
   有可能であり且つ前記ゲート手段で前記第１の演算回路
   から切り離し可能であって、前記制御信号で制御される
   単数又は複数個の演算回路を更に設けて成るものである
   ことを特徴とする請求項１記載のマイクロプロセッサ。
3. 【請求項３】 前記命令制御系が扱う命令セットは、前
   記追加した演算回路を使用しない基本命令セットと、前
   記追加した演算回路を使用する拡張命令セットと含み、 前記基本命令セットに含まれる任意の命令を前記命令解
   析装置で解析することによって生成される制御信号によ
   り、前記ゲート手段の信号伝達が不可能にされ、前記拡
   張命令セットに含まれる任意の命令語を前記命令解析装
   置で解析することによって生成される制御信号により、
   前記ゲート手段の信号伝達が可能にされるものであるこ
   とを特徴とする請求項１又は２記載のマイクロプロセッ
   サ。
4. 【請求項４】 前記演算回路は積和回路であること特徴
   とする請求項１乃至３の何れか１項記載のマイクロプロ
   セッサ。
5. 【請求項５】 前記複数個のレジスタの中に前記積和回
   路による積和演算の累積を行なうアキュムレータレジス
   タを２本以上備え、前記追加した演算回路の積和回路を
   含めた全部の積和回路の数が、前記アキュムレータレジ
   スタの数に等しいか又は少ないことを特徴とする請求項
   ４記載のマイクロプロセッサ。
6. 【請求項６】 前記複数個のレジスタには、積和回路に
   よる乗算演算の２入力の内の第１の入力用の１個以上の
   Ｘレジスタと第２の入力用の１個以上のＹレジスタを備
   え、前記拡張命令によって、前記複数個の積和回路の乗
   算用の第１の入力に、前記Ｘレジスタの中の１つを指定
   して共通に接続するものであることを特徴とする請求項
   ４記載のマイクロプロセッサ。
7. 【請求項７】 前記複数個の積和回路の数は、前記Ｙレ
   ジスタの数に等しいか又は少ないことを特徴とする請求
   項６記載のマイクロプロセッサ。
8. 【請求項８】 前記拡張命令を前記命令解析装置で解析
   することによって生成される制御信号により、前記複数
   個の積和回路の乗算用の第２の入力に夫々別々の前記Ｙ
   レジスタを１個づつ指定するものであることを特徴とす
   る請求項７記載のマイクロプロセッサ。
9. 【請求項９】 複数個のデータレジスタを有しデータメ
   モリとインタフェース可能なレジスタファイルと、第１
   の演算回路と、第２の演算回路と、前記レジスタファイ
   ルに対する前記第１の演算回路及び第２の演算回路の接
   続状態を決定する選択手段と、命令を解読して制御信号
   を発生する制御手段とを含み、 前記制御手段は、第１の命令セットに含まれる命令の解
   読結果にしたがって前記第２の演算回路をレジスタファ
   イルから切り離し前記第１の演算回路と前記データレジ
   スタとの接続状態を前記選択手段に制御させ、第２の命
   令セットに含まれる命令の解読結果に従って前記第１及
   び第２の演算回路と前記データレジスタとの接続状態を
   前記選択手段に制御させ、 前記第２の命令セットに含まれる命令の解読結果に従っ
   て制御を行う選択手段は、データメモリから供給される
   サンプルデータを第１のデータレジスタと第２のデータ
   レジスタに交互に入力し、前記サンプルデータの入力に
   同期して係数データを第３のデータレジスタに入力し、
   前記第１の演算回路の一方の入力と前記第２の演算回路
   の一方の入力に排他的に接続されるべき前記第１のデー
   タレジスタの出力と前記第２のデータレジスタの出力を
   前記サンプルデータの入力毎に交互に切換えて接続し、
   前記サンプルデータの入力毎に前記第１及び第２の演算
   回路の他方の入力に前記第３のデータレジスタの出力を
   接続するものであることを特徴とするマイクロプロセッ
   サ。
10. 【請求項１０】 係数データレジスタ及びｎ（２以上の
    整数）個のサンプルデータレジスタを含みデータメモリ
    とインタフェース可能なレジスタファイルと、ｎ個の演
    算回路と、前記レジスタファイルに対する前記ｎ個の演
    算回路の接続状態を決定する選択手段と、命令を解読し
    て制御信号を発生する制御手段とを含み、 前記制御手段は、第１の命令セットに含まれる命令の解
    読結果にしたがって前記ｎ個の演算回路の内の所定の演
    算回路をレジスタファイルから切り離し残りの演算回路
    と前記ｎ個のサンプルデータレジスタとの接続状態を前
    記選択手段に制御させ、第２の命令セットに含まれる命
    令の解読結果にしたがって前記ｎ個の演算回路と前記ｎ
    個のサンプルデータレジスタとの接続状態を前記選択手
    段に制御させ、 前記第２の命令セットに含まれる命令の解読結果に従っ
    て制御を行う選択手段は、データメモリから供給される
    サンプルデータの入力対象をサンプルデータの入力毎に
    前記ｎ個のサンプルデータレジスタの中で順次切換え、
    前記サンプルデータの入力に同期して係数データを前記
    係数データレジスタに入力し、前記ｎ個の演算回路の一
    方の入力に排他的に接続されるべき前記ｎ個のサンプル
    データレジスタの出力を前記サンプルデータの入力毎に
    順次切換え接続し、前記サンプルデータの入力毎に前記
    ｎ個の演算回路の他方の入力に前記係数データレジスタ
    の出力を接続するものであることを特徴とするマイクロ
    プロセッサ。
11. 【請求項１１】 前記演算回路は、乗算回路と加算回路
    を有し、前記一方の入力と他方の入力は前記乗算回路の
    乗数の入力と被乗数の入力であり、前記加算回路は前記
    乗算器の出力とアキュムレータレジスタの出力とを加算
    して当該アキュムレータレジスタの入力に向けて出力す
    るものであることを特徴とする請求項９又は１０記載の
    マイクロプロセッサ。