JPS6330720B2 - - Google Patents

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JPS6330720B2
JPS6330720B2 JP16433379A JP16433379A JPS6330720B2 JP S6330720 B2 JPS6330720 B2 JP S6330720B2 JP 16433379 A JP16433379 A JP 16433379A JP 16433379 A JP16433379 A JP 16433379A JP S6330720 B2 JPS6330720 B2 JP S6330720B2
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JP
Japan
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test
memory cell
written
bit
word
Prior art date
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Application number
JP16433379A
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English (en)
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JPS5693189A (en
Inventor
Toshitaka Fukushima
Kazumi Koyama
Koji Ueno
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP16433379A priority Critical patent/JPS5693189A/ja
Priority to US06/214,210 priority patent/US4429388A/en
Priority to EP80304531A priority patent/EP0032015B1/en
Priority to IE2647/80A priority patent/IE55516B1/en
Priority to DE8080304531T priority patent/DE3072171D1/de
Priority to CA000367004A priority patent/CA1177956A/en
Publication of JPS5693189A publication Critical patent/JPS5693189A/ja
Publication of JPS6330720B2 publication Critical patent/JPS6330720B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
本発明は、書込み前に機能試験を行なえるよう
にしたROM、PROM、FPLAなどのフイールド
プログラマブル素子に関する。 PROM、ROMなどのフイールドプログラマブ
ルつまり現場で書込み可能な素子（以下FP素子
という）は、書込み前はすべて１または０の白紙
の状態であるから選択が正常か否かなどの試験は
できない。即ち、このメモリは第１図に示すよう
にアドレスインバータＸ−ADDおよびＹ−
ADD、ＸデコーダドライバＸ−DD、Ｙデコーダ
Ｙ−DEC、メモリセル部MC、マルチプレクサ
MPX、および出力回路OUTなどからなるが、メ
モリセルがすべて同じ状態ではADD、DD、
OUTなどの周辺回路の１つまたはそれ以上がこ
われていても読出し内容はすべて同じであり、正
常、異常、および異常だとしてもどこが異常なの
か判断がつかない。そこでメモリセル部MCに余
分のテストビツトTBおよびテストワードTWを
設けておき、これに1010……などのパターンを書
込んでおくと、これを読出すことにより周辺回路
の正常、異常を試験することができる。しかしな
がらメモリの要試験項目には種々あり、単にメモ
リセル群に１本のテストビツトTBおよび１本の
テストワードTWを設け、これに1010……などの
コードを書込んだだけではある種の試験しか可能
でない。従つて書込むべきコードには工夫を要す
る。またコードを選択しても、それだけでは不充
分で、ある種の条件で起る配線シヨートは検出で
きないことがある。 かゝる知見に基ずき、各種のテストを行なうこ
とができ、従つて出荷前テストをほゞ完全な迄に
行なうことができるようにしたFP素子を既に提
案した（特開昭55−73997号公報）。しかしこの既
提案方式も動作速度のチエツクが不充分であるこ
とが分つた。即ちFP素子は書込み前のセルと書
込み後のセルのキヤパシタンスが異なり、このた
めワード線容量は書込み率により異なることにな
る。容量が変るとワード線の立上り特性、延いて
は読出し時間が変ることになる。この変化は僅か
なものであるが、FP素子特に高速シヨツトキ
PROMなどのアクセス時間は4Kビツト級で平均
20nSと速く、僅かな遅れも問題になつてくる。
上記ワード線容量は製造工程の影響を受け、従つ
て計算による算出は困難であつて実測に依るがの
がよいが、既提案のテストビツト、テストワード
の書込み率はいずれも50％であつて50％書込み率
のスピードチエツクはできるが、それ以外の部分
のスピードチエツクはできず、従つてユーザが
100％書込みを行なつたりする（この様なケース
もよくある）とアクセスタイムが公称値より大に
なることが有り得る。 本発明はかゝる点を改善し、アクセスタイムも
充分保証できるFP素子を提供しようとするもの
である。本発明のフイールドプログラマブル素子
は、多数のビツト線と、これらに直交する多数の
ワード線と、該ビツト線とワード線の各交点に配
置され半導体層内に形成されたpn接合を有する
メモリセルを有するフイールドプログラマブル素
子のメモリセル部に、そのビツト線及びワード線
に沿つて、特定コードを書込まれたメモリセル列
からなるテストビツト及びテストワードを複数列
設け、更に該ビツト線とワード線の少なくとも一
方に沿つて、書込み率を他のメモリセル列の書込
み率に対して異ならせたアクセスタイム測定用の
テストメモリセル列を設けたことを特徴とする
が、次に図面を参照しながらこれを詳細に説明す
る。 本発明の説明に入る前に先ず既提案のFP素子
の説明をする。これは第２図に示すようにメモリ
セル部MCにそのビツト線b1〜b4に沿つてテスト
ビツトを２列（TB1，TB2）、またワード線l1〜l4
に沿つてテストワードを２列（TW1〜TW2）設
け、第１列のテストビツトTB1にはアドレス信号
で選択される順序で01101001……なる、A0＝１
として0A0と、その反転A0 0と、これらの組
の反転A0 0 0A0と、更にこれらの組の反転A0
Ａ0 0A0 0A0A0 0と……が続く特定コードを
書込み、第２列のテストビツトTB2には第１列の
テストビツトTB1の反転コードを書込み、テスト
ワードTW1，TW2にも同様なコードを書込み、
かつこれらのテストビツトTB1，TB2およびテス
トワードTW1，TW2はメモリセル部MCでは
0101……などと１、０が交互に変えるように配列
してなるものである。この第２図においてTR1は
デコーダドライバＸ−DD出力段のトランジスタ
で、対応するワード線l1，l2……に接続される。
トランジスタTR2は未書込み状態のメモリセル、
D1は該トランジスタのエミツタ、ベース間を破
壊（短絡）して情報“１”を書込んだメモリセル
をそれぞれ等価的に示すものである。第３図は未
書込み状態のメモリセル部の等価回路図および断
面図である。この半導体装置は、P+型シリコン
半導体基板２上にコレクタとなるｎ型の半導体層
４をエピタキシヤル成長させ、更に該層表面にベ
ースとなるp+型領域６およびエミツタとなるn+
型領域８を形成したものである。尚、ワードライ
ンl1，l2はｎ型層４の下部に埋込まれたn+型領域
１０で構成され、またビツトラインb1〜b3は表面
に形成された金属配線１２で構成される。１４は
絶縁膜であり、また１６は各ワード線を区切る
p+型のアイソレーシヨン領域である。第４図は
第２図の記憶状態を模式的に示したもので、メモ
リセル部MCはすべて未書込みの状態であるが、
テストビツトおよびテストワードは選択的に書込
まれている（書込まれたセルを斜線で、未書込み
のセルを白抜きで示す。） 次に上記のようにテストビツトおよびテストワ
ードに１、０を選択的に書込む理由を説明する。
メモリセルの選択は、ビツトライン側に関すれ
ば、ＹアドレスインバータＹ−ADD、Ｙデコー
ダＹ−DECおよびマルチプレクサMPXで行な
い、且つワードライン側に関すればＸ−アドレス
インバータＸ−ADDおよびＸデコーダドライバ
Ｘ−DDの系統により行なうが、こゝでは後者の
概要を第５図および第６図に示す。第５図に示す
ように、アドレスインバータＸ−ADDはインバ
ータI1，I2……を２個直列に接続したものの複数
系列からなり、デコーダドライバＸ−DDは多数
のナンドゲートNG1，NG2……からなる。アド
レス信号の各ビツトA0，A1，A2……は２個直列
インバータの各入力端に加わり、その反転および
非反転信号0，A0，1，A1……が求められる。
本例ではナンドゲートNG1は0と1を入力さ
れ、従つてA0＝A1＝０のときの０（またはＬレベ
ル）出力を生じる。つまりワードラインl1を選択
する。ナンドゲートNG2はA0と1を入力され、
A0＝１、A1＝０のときＬレベル出力を生じる。
つまりラインl2を選択する。以下同様であり、ナ
ンドゲートNG3，NG4はA0＝０かつA1＝１、A0
＝A1＝１のときＬレベル出力を生じ、ラインl3，
l4を選択する。本例では２ビツトアドレス信号
A0，A1に対するデコーダドライバを示しており、
２ビツトで４ライン選択を行なうが、アドレス信
号がA0〜A4の５ビツトなら25つまり32本のワー
ドライン選択が可能であり、これに対して配設さ
れるインバータはI1〜I10の10個、ナンドゲートは
32個である。第６図はメモリセル部MCの一部を
含むワード線側の選択系を示すもので、ワード線
l1，l2……とビツト線b1，b2……の各交点にメモ
リセルC11，C12……C21，C22……が配設される。
なおこの図では簡単化のためアドレス信号はA0
の１ビツトのみを示す。PROMの場合メモリセ
ルはヒユーズまたはPN接合などで構成され、本
例の場合は後者でなつてnpnトランジスタのベー
スエミツタ間のジヤンクシヨンを破壊することに
より書込みがなされる。即ちこのジヤンクシヨン
を破壊すると、ナンドゲートがＬレベル出力を生
じるとき、ビツト線からワード線を通つてナンド
ゲートへ電流が流れ、これに反して該ジヤンクシ
ヨンを破壊しないと該電流は流れず、前者は情報
１、後者は情報０を示すことになる。 ところでPROMはユーザが書込むものであり、
従つて出荷前は書込みは行なわれない。書込みが
なされていなければ前記電流は流れず、従つてワ
ード線が選択されたのか否か、配線に断線などの
障害があるのか否か、分らない。またワード線の
選択は、アドレスインバータが正常であり、デコ
ーダドライバも正常であり、かつそれらの配線も
正常であるときになされる訳で、ワード線非選択
と推定できてもその非選択の原因は何処にあるの
か分らない。これらの問題を解決するにはメモリ
セル部にテストビツトを設けるとよい。今C11，
C12……はメモリセル部にビツト線を追加してそ
のビツト線に挿入したテストビツトであるとし、
これらにはコード１、０、１、０……を書込んだ
とすると、A0＝０のときラインl1が選択されて電
流が流れ、A0＝１のときラインl2が選択されるが
電流が流れず、これによりインバータI1、ナンド
ゲートNG1、およびそれらの配線は正常である
と推定でき、インバータI2、ナンドゲートNG2も
正常らしくない、少なくとも未だ異常検出はなさ
れていないことが分る。勿論、I2、NG2の系統
は、インバータI2が異常で常にＬレベル出力を生
じ、またはナンドゲートNG2が異常で常にＨレ
ベル出力を生じ、または配線に断線がある場合も
電流が流れないから、上記テストだけでこの系統
が正常だと断定はできない。 そこで各素子の出力状態の組合せを次に考えて
みる。インバータの出力状態には、正常、常に１
を出力する（これをこゝでは固定１という）、常
に０を出力する（同様にこれは固定０という）、
の３つが考えられるので、インバータ２個直列回
路の出力状態は３×３の９通りあることになる。
しかしI1固定１かつI2正常とI1固定１かつI2固定
０とは同じ結果となり、またI1固定０かつI2正常
とI1固定０かつI2固定１とは同じ結果となるので
組合せは次表の７つとなる。
【表】 ケース〜のうち正常はのみで、残りの〜
はすべて異常（、は一部正常、一部異常で
あるが、異常がある以上全体としては異常）であ
る。これらをテストビツトにより検出しようとす
るが、テストビツトに記憶させる内容に応じて次
の差がある。
【表】 即ちケースＡのようにテストビツトC11を１（オ
ン）C21を０（オフ）とすると、ケース１の正常選
択の場合は入力が０でラインl1が選択されるとき
導通あり１となり、入力が１でラインl2が選択さ
れるときは導通なし０となり、読取り結果は１、
０で書込みと同じである。従つて正常０と判定し
てよい。次にケースの混合選択（I1正常、I2固
定１）の場合は入力０でラインl1選択の場合は導
通あり１となり、入力１でラインl2選択のときは
導通なし０となり、読取り結果は書込み内容と同
じで正常と判断してしまう。しかしこれは誤り
で、インバータはケースのエラー状態にあるか
ら、誤りと判断すべきである。つまりこのコード
ではケースは検出できないことが分る。ケース
の場合も同様で、結局ケースＡの場合はケース
との異常を検出できない欠点がある。これに
対してケースＢのようにC11＝０、C21＝１とする
と、正常選択の場合は、読取り結果は書込み内容
と同じ０、１となり、またケースの混合選択の
場合は入力が０でラインl1選択のときはC11オフ
であるからこれを通る電流はないがI2固定１でラ
インl2も選択されているからC21を通る電流があ
り、結局読取り結果は１となる。入力が１でライ
ンl2選択の場合は当然C21を通る電流があるから
読取り結果は１となり、結局読取り結果は１、１
で書込み内容と異なるから異常と判断する。これ
は正しい判定である。以下同様であり、結局ケー
スＢの場合はケース〜の正常、異常を正しく
判定する。この結果から、テストビツトに書込む
内容はC11＝０、C21＝１がよく、C11＝１、C21＝
０は不可であることが分る。以上はアドレスが１
ビツトの場合であるが、複数ビツト例えば５ビツ
トの場合は第７図の如くなる。即ちテストビツト
b11＝０、b21＝１は上述の通りであるが、次のテ
ストビツトb31、b41はb11、b21の組を反転した１、
０がよく、次のテストビツトの組b51、b71、b81は
b11〜b41を反転した１、０、０、１がよいことに
なる。以下同様であり、またワードラインに挿入
するテストワードTW1も同様とするのがよい。 テストビツトに書込む情報は以上の通りであ
り、これでデコーダドライバを含めてアドレスイ
ンバータの正常、異常をチエツクすることができ
るが、ドライバの電流吸収能力は、１を書込んだ
テストビツトに接続されるドライバのそれ、従つ
て半数のドライバのそれしかチエツクできない。
即ち書込みはワード線を選択し、ビツト線に高電
圧を与えてビツト線、メモリセル、ワード線、ナ
ンドゲートの経路で200mA程度の大電流を流し
て行なうが、テストビツトがオフのナンドゲート
へはこの200mAの電流を流してみることができ
ず、ナンドゲートの電流吸収能力をチエツクする
ことができない。これを補うため特開昭55−
73997号公報の発明では第２図〜第４図のように
もう１本のビツト線およびワード線を追加し、こ
れらにテストビツトTB2およびテストワード
TW2を接続し、かつこれらのテストセルへ書込
む情報は最初のそれの反転値つまり10010……と
した。 次にテストビツトに第７図に示したように、
0110100110……と書込むと２番目と３番、６番目
と７番目……の各テストビツトは記憶内容が同じ
であるから、これらの配線がシヨートしていた様
な場合にも上述のテストの結果は同じとなり、線
間シヨートを検出することができない。そこで上
記発明ではテストビツトへの書込み内容は上述の
通りであるが、メモリセル部でのテストビツトの
配列は入れ換えて010101……または10101……と
記憶内容が交互に反転するようにした。 第８図はこれを２ビツトアドレス信号、４ワー
ドラインに対するテストビツトについて示す図で
ａがテストビツトに0110と記憶させる場合、ｂが
これを改良して0101と記憶させる場合である。両
者とも２ビツトアドレス信号00、01、10、11で選
択されるテストビツトb11，b21，b31，b41が０、
１、１、０と書込まれることには変りはないが、
メモリセル部での配列は０、１、０、１となつて
いる。このようにすれば、ワードラインの隣接線
間でシヨートが生じれば異なる結果を与えるの
で、直ちに異常を検出することができる。 第９図は、６ビツトアドレス信号、64メモリセ
ルに対するテストビツトの配列状況を示しａが線
間シヨートに対する対策を施したもの、ｂがそれ
をしないものであり、ハツチした所が１、無ハツ
チ部分が０を示す。ａでは１、０を交互に並べる
他、テストビツトはアドレス32、０、１、33、35
……の順で並べるなどビツト位置も変えている。 第１０図はマルチプレクサの不良検出回路を示
す。メモリ容量が大きくなつてくると第１図のメ
モリセル群MCは複数群に分け、出力回路OUT
とMCとの間にマルチプレクサMPXを挿入して
各群を選択的に出力回路へ接続して使用するとい
う方式がとられるが、このマルチプレクサMPX
も正常に動作するか否かテストする必要がある。
これを行なうにも各群の出力を代表する出力を生
じるテストワードを設けておき、これを切換信号
で切換えて出力させて見ればよい。第１０図の
G1〜G8はマルチプレクサMPXを構成するアンド
ゲート、G9はそのオアゲートである。g1，g2…
…g8が各群の出力回路であり、A6〜A8がアンド
ゲートを選択する信号である。本例ではメモリセ
ル群は８個、従つてアンドゲートは８個であるか
ら選択信号A6〜A8の３ビツトであり、これでア
ンドゲートの１つを開く。テストワードはやはり
01101001としておくと各種の項目をチエツクで
き、また配線間短絡を考慮して該テストワードも
0101………となるように配列を考慮しておく。 上記改良されたFP素子によれば、前述のケー
ス〜の正常、異常判定、デコーダドライバの
電流吸収能力、線間シヨートのチエツクが可能と
なり、FP素子の製造段階および出荷前テストを
ほゞ完全に行なうことができる。またテストワー
ドもテストビツトと同様に用いられ、そしてこれ
らのテストビツト、テストワードによりハイレベ
ル出力電圧VOH、出力電流IOSの直流試験、tPの交
流試験が行なえ、また書込み電流、マルチプレク
サ系、比較電圧の合否判定などが可能となる。 しかしながらこれは金拡数PROM等の比較的
低速度のメモリにおける周辺回路のDC（直流）テ
ストおよび或る程度のAC（交流）テストに関して
充分ということで、対象が高速シヨツトキ
PROMの様に高速化されたものとなると前述の
ようにアクセス時間が4Kビツト級で平均20nsと
速くなるので、上記の書込み率50％のテストワー
ド或いはテストビツトだけでは周辺回路のAC特
性を充分に保証できない。即ち、pn接合型の
PROMにおける未書込セルおよび書込セルはそ
れぞれ第１１図および第１２図のように表わすこ
とができ、未書込セルではエミツタＥ、ベースＢ
間の逆バイアス状態の接合容量C1とベースＢ、
コレクタＣ間の順バイアス状態の接合容量C2が
直列に接続されるのに対し、第１２図ａのように
Ｅ−Ｂ間を破壊してエミツタＥ、ベースＢ間に導
通チヤネルCHを形成して書込セルでは容量C2の
みが残存する。このベース・コレクタ間接合容量
C2は順バイアスとなるため本来ならこの容量は
問題にならないが、次の理由でこの容量が問題に
なつてくる。即ち、Ｅ−Ｂ間をシヨートすると第
１２図ａから明らかなようにベースＢ、コレクタ
Ｃ（コレクタ領域ｎと埋込層n+b）、基板２からな
るpnpトランジスタが形成され、選択時にこのト
ランジスタに電流が流れる。ワード線が非選択と
なるとこのpnpトランジスタのベース電流が断た
れて該トランジスタはオフになるが、今まで流れ
ていた電流による電荷が残り、この電荷が消失す
る迄はワード線電位は非選択のＨ（ハイ）レベル
に立上らない。第１１図および第１２図ではかゝ
る現象および後述の容量C0を容量C2で現わして
いる。この容量C2はかなり大きいので、非書込
みセルの容量Ct（これはほゞC1）に対しC2＞Ctと
なり、かゝる理由で書込みセルの多いワード線ま
たはビツト線の負荷容量は書込み率50％のテスト
ビツトTB1，TB2或いはテストワードTW1，
TW2の容量より大になる場合が生じてくる。つ
まり、pn接合型のPROMの場合は最も重い負荷
はセル群が100％書込まれたワード線またはビツ
ト線となり、周辺回路を含めたかゝる状態に対す
るAC特性が出荷前にチエツクされていなければ、
最大負荷時のアクセスタイムを保証することはで
きない。 本発明はかゝる点を改善しようとするものであ
り、第１３図にその実施例を示す。この第１３図
が第４図と異なる点は、書込み率100％（書込み
済セルを斜線で示す）の第３のテストワード
TW3を追加したところにある。テストワード線
TW3は第２図で例えばワード線l4のセルを全て
EBシヨートしてダイオードD1にしたものである
が、第１４図に該メモリセルの更に詳細な等価回
路図および断面構造図を示す。前述のようにかゝ
るメモリセルでは基板２をコレクタとするpnp型
トランジスタ（これをTR3とする）が寄生的に形
成される。このためｎ型層４とｐ型基板２との間
には逆バイアス状態の接合容量C0（このC0はC1よ
り大きい）が形成され、そしてこの容量C0が導
通路CHの形成で負荷として見えるようになる。
こうして書込セルの容量は未書込セルより増大
し、周辺回路から見た負荷は書込み率により異な
る。そこで本例では最大負荷のワードライン
TW3を設け、これを選択して試験することによ
り最も遅いアクセスタイムを知り、出荷される
PL素子のAC特性詳しくはアクセスタイムを保証
しようとするものである。勿論、テストワード
TW1，TW2も設けてあるので、これによりワー
ド線側のDC特性も完全に保証される。同様のこ
とはビツト線側についても言えるが、重複するの
でその説明は省略する。アクセスタイム測定用の
このテストセルは、テストビツト側、テストワー
ド側の一方でも、また両方でもよい。 尚、テストワードTW3に書込むパターンは必
ずしも書込み率100％でなくとも、実用上充分に
AC特性を保証できる程度に重い負荷となるもの
であれば、数ビツトを未書込セルとしておいても
よい。また書込み率が０％と100％の間のかつ互
いに異なる値を持つ２本のテストビツトまたはテ
ストワードを用い、それらのアクセスタイム測定
値から最悪アクセスタイムを推定するようにして
もよい。この場合一方のテストビツトまたはテス
トワードにはDC試験用のそれの１つを利用でき
る。更に、メモリのタイプによつてはテストワー
ドTW3のパターンはオール０（またはそれに近い
もの）が必要になる場合もある。第１５図はアー
モフアス半導体（カルコゲナイドガラス）を用い
たメモリセルからなるROM、EAROMを示し、
この場合はpn接合型と同様（オール１）である
が、第１６図に示すヒユーズ型の場合には逆（オ
ール00）としなければならない。第１５図の素子
は金属電極（ビツト線）１２とダイオードD1の
アノード６との間にカルコゲナイドガラス層２０
と金属電極２２を介在させ、電極１２，２２間に
バイアス電圧を加えて電流を流しかつ徐冷してそ
のジユール熱で多結晶を単結晶に変えて導通路
CHを形成し、書込みを行なうものであるから、
書込みでオンとなるpn接合型と同様のメモリセ
ルであるが、第１６図のセルは過電流を流してヒ
ユーズ２４を溶断して書込むものであるから、前
２例とは逆タイプであり、非書込みセル100％の
ワード線（またはビツト線）の容量が最も大き
く、書込み率100％のそれの容量が最も小さい。 以上述べたように本発明によれば、ユーザがプ
ログラムして使用するFP素子のDC特性および
AC特性を出荷前にほぼ完全にチエツクできる利
点がある。
【図面の簡単な説明】
第１図はPROMの構成を示すブロツク図、第
２図はテストビツトおよびテストワードを含む
pn接合型のメモリセル部を示す等価回路図、第
３図ａ〜ｃは未書込状態のメモリセル部の等価回
路および断面図、第４図は第２図の書込状態を模
式的に示す説明図、第５図および第６図は第１図
のアドレスインバータ、デコーダドライバ、およ
びメモリセル部の構成を示す回路図、第７図は
DCテスト用のテストビツトに書込む情報の説明
図、第８図および第９図各ａ，ｂはDCテスト用
のテストビツトの実際の配置を説明する図、第１
０図はマルチプレクサの試験回路図、第１１図お
よび第１２図の各ａ，ｂは書込セルおよび書込セ
ルの簡略化された断面図および等価回路図、第１
３図は本発明の一実施例を示す説明図、第１４図
〜第１６図の各ａ，ｂは異なるタイプのメモリセ
ルを示す等価回路図および断面図である。 図面でMCはメモリセル部、b1，b2……はビツ
ト線、l1，l2……はワード線、TB1，TB2はテス
トビツト、TW1，TW2はテストワード、TW3は
テストメモリセルである。

Claims (1)

  1. 【特許請求の範囲】 １ 多数のビツト線と、これらに直交する多数の
    ワード線と、該ビツト線とワード線の各交点に配
    置され半導体層内に形成されたpn接合を有する
    メモリセルを有するフイールドプログラマブル素
    子のメモリセル部に、そのビツト線及びワード線
    に沿つて、特定コードを書込まれたメモリセル列
    からなるテストビツト及びテストワードを複数列
    設け、更に該ビツト線とワード線の少なくとも一
    方に沿つて、書込み率を他のメモリセル列の書込
    み率に対して異ならせたアクセスタイム測定用の
    テストメモリセル列を設けたことを特徴とするフ
    イールドプログラマブル素子。 ２ テストビツトおよびテストワードは、その第
    １の列は、アドレス信号で選択される順序で
    01101001……なる、A0＝１として0A0と、その
    反転A0 0と、これらの組の反転A0 0 0A0と、
    更にこれらの組の反転A0 0 0A0 0A0A0 0と
    ……が続く特定コードが書込まれ、第２の列は第
    １の列のコードの反転コードが書込まれ、かつ第
    １、第２の列ともそのコードはメモリセル部で
    は、１、０が交互に現われるように配列され、そ
    してテストメモリセル列にはすべて１または０が
    書込まれてなることを特徴とする特許請求の範囲
    第１項記載のフイールドプログラマブル素子。
JP16433379A 1979-12-18 1979-12-18 Field programable element Granted JPS5693189A (en)

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