KR850000440B1 - 피일드 프로그래머블 소자 - Google Patents

Abstract

내용 없음.

Description

피일드 프로그래머블 소자

제1도는 PROM의 구성을 나타낸 블록도.

제2도는 테스트 비트 및 테스트 워드를 포함하는 PN접합형의 메모리 셀 부를 나타내는 등가 회로도.

제3(a)도, 제3(b)도, 제3(c)도는 써넣어 지지 않는 상태의 메모리 셀부의 등가회로 및 단면도.

제4도는 제2도의 써넣은 상태를 도식적으로 나타낸 설명도.

제5도 및 제6도는 제1도의 어드레스 인버터, 디코더 드라이버 및 메모리 셀부의 구성을 나타내는 회로도.

제7도는 DC 테스트용의 테스트 비트에 써넣을 정보의 설명도.

제8(a),제8(b)도 및 제9(a)도,제9(b)도는 DC테스트용의 테스트 비트의 실제 배치를 설명하는 그림.

제10도는 멀티플렉서의 시험 회로도.

제11(a)도,제11(b)도 및 제12(a)도,제12(b)도는 써넣는 셀 및 써넣는 셀의 간략화된 단면도 및 등가회로도.

제13도는 본 발명의 일 실시예를 나타낸 설명도.

제14(a)도, 제14(b)도-제16(a)도,제16(b)도는 다른 형태의 메모리 셀을 나타내는 등가회로도 및 단면도이다.

본 발명은 일반적으로 피일드 프로그래머블 소자에 관한 것으로서 특히 ROM(Read Only Memory), PROM(Programmable Read Only Memory), FPLA(Field Programmable Logic Array)등과 같이 정보를 그 속에 써 넣기전에 기능 테스트를 받도록 하는 것이 가능한 피일드 프래머블 소자에 관한 것이다.

PROM이나 ROM과 같은 피일드프 로그래머블 소자에 있어서는 즉, 정보를 즉석에서 써넣을 수 있는 메모리 소자의 경우, 정보를 써넣기전에 메모리 소자내의 모든 메모리 셀은 "0"(저) 혹은"1"(고) 상태이고, 따라서 선택된 메모리 셀이 정상상태인지 비정상상태인지의 테스트가 불가능하게 된다.

상기한 타입의 종래의 메모리 소자는 예를 들어 X와 Y 어드레스인버터, X 디코더드라이버, Y 디코더, 메모리 셀부, 멀티플렉서와 출력 회로를 포함한다. 그러나 메모리 셀부의 모든 메모리셀이 같은 상태에 있을때, 1개 이상의 주변회로, 어드레스 인버터, 디코더 드라이버, 출력회로등에 이상이 생기면, 예들들어 메모리 셀로부터 읽혀진 내용은 모두 동일한 것이 된다. 따라서 셀들이 정상 상태인지 비정상상태인지 알 수 없을 뿐 아니라 비정상 상태라고 할지라도 어디가 비정상인지를 알 수 없게 된다. 따라서 메모리 셀내에 1열의 추가 테스트 비트와 테스트 워드가 제공되는 시스압이 고안되었다. 이 시스템에서는, 예를 들어 선택된 코드패턴, "1, 0, 1, 0,……"을 상기 테스트 비트열과 테스트 워드에 저장하여, 이러한 코드패턴을 읽어냄으로써 주변 회로의 상태를 탐지 할 수가 있다. 그러나, 메모리 소자에서 행하여야할 테스트 종류는 다수이므로 상기 시스템은 일정 종류의 테스트 이외에는 불가능하다는 점에서 충분치 못하다. 따라서, 메모리 셀부내에 단순히 테스트 비트열과 테스트 워드를 제공하고, "1, 0, 1, 0,……"와 같은 코일 패턴을 써넣는 것은 충분치 못하므로, 새로운 코드 패턴이 고안되어야 한다. 더우기, 필요한 모든 테스트를 수행하기에는 단순한 코드 패턴의 고안만으로는 충분치 않다. 왜냐하면, 임의의 조건에서 발생할 수 있는 접속상의 단락 회로를 탐지하는 것이 종종 불가능하기 때문이다. 상기한 문제점에 착안하여 본 출원인은 여러 테스트가 가능하고, 메모리 소자의 선적전에 테스트할 수 있는 "피일드 프로그래머블소자"에 관하여 1979년 12월 19일에 출원하였다(미국출원번호 95782). 그러나, 이러한 시스템도 메모리 소자의 동작 속도에 관한 완전한 테스트가 불가능하다는 점에서 아직 불완전한 면이 있었다. 다시 말하면, 피일드 프로그래머블 소자내의 메모리 셀의 용략의 코기는 정보를 써넣기 전과 써넣은 후가 달라진다. 따라서 써넣는 비율(write-in ratio)에 대하여 워드선 용량이 변한다. 상기한 워드선 용략의 변동에 따라, 워드선의 상승 특성과 읽어내기 시간은 변한다. 이러한 변화는 심각할 정도의 크기는 되지 못하나, 피일드 프로그래머블소자, 특히 고속 쇼트키형 PROM등의 경우 4K비트 정도에서 20nsec의 고속의 평균 액세스타임을 갖기 때문에 그 정도의 사소한 변화도 큰 문제점이 된다. 상기한 워드선 용량은 제조과정에서 영향을 받기 때문에 워드선 용략의 계산은 수식적으로 산출하기 불가능하며, 실제적 측정에 의하는 것이 보다 낫다. 본 출원자에 의해 제안된 상기한 피일드 프로그래머블 소자의 경우 테스트 비트열과 테스트 워드의 써넣기 비율은 모두 50%이므로 50% 써넣기 비율의 속도를 검지할 수는 있으나, 기타 부분의 속도는 검지가 불가능하다.

그러므로, 사용자가 100% 써넣기(매우 흔히 발생함)을 행할 경우, 액세스타임은 평균치 보다 훨씬 크게 된다. 따라서, 본 발명의 일반적인 목적은 상기한 문제점들이 극복된 신규하고 유용한 피일드 프로그래머블 소자를 제공하기 위한 것이다. 다른, 좀 더 구체적인 본 발명의 목적은 다수의 테스트 비트 열이 비트선을 따라 제공됨과 함께 또는 다수의 테스트 워드 열이 메모리 셀부의 워드선을 따라 제공함으로써 상기 열중 최소한 하나의 써넣기 비율이 다른 열과 다르게 되도록한 피일드 프로그래머블 소자를 제공하기 위한 것이다. 본 발명의 시스템에 따르면, 선직전에 피일드 프로그래머블 소자의 DC 및 AC 특성에 관한 완전한 테스트를 할 수 있다. 본 발명의 또 다른 목적 및 특징은 첨부된 도면과 관련하여 기술된 상세한 설명에서 분명해질 것이다. 본 발명의 설명에 앞서서 본 발명의 이해를 돕기 위하여 본 출원인이 종전에 제안한 피일드 프로그래머블소자(미국출원번호 95782)에 관하여 먼저 기술한다.

제1도는 X 및 Y 어드레스 인버터 10 및 12, X 디코더 드라이버 11, Y 디코더 13, 메모리 셀부 14, 멀티플렉서 15, 출력회로 16과 테스트 비트와 테스트 워드 그탄 17, 18을 포함하는 상기 제안한 시스템의 PROM 소자의 구성에 관한 것이다. 제2도는 상기 제안한 시스템의 메모리 셀부의 등가 회로도를 도시한 그림이다. 제2도에서는 메모리 셀부 14내의 한쪽에 비트선 b₁-b₄에 나란히 테스트 비트열 TB₁-TB₂가 제공되고, 다른 한쪽에는 워드선 l₁-l₄에 따라 2개의 테스트 워드열 TW₁과 TW₂가 제공된다. 미리 결정된 코드 패턴, 즉, "0, 1, 1, 0, 1, 0, 0, 1,……"이 제 1테스트 비트용 TB₁에 기록된다. 상기한 코드 패턴은 어드레스신호 비트 Ao를 "1"(고)로 세팅하고,

Ao로 시작되는 코드를 형성하고,

Ao Ao

의 코드를 형성하는 반전 코드 Ao

에 의해 이어지며, 다음에는

Ao Ao

Ao

Ao의 코드를 형성하는 반진코드

Ao Ao

등에 의해 이어진다. 제1테스트 비트열 TB₁의 코드 패턴과 같은 반전 코드패턴을 가진 코드는 제2테스트 비트열 TB₂에 써진다. 마찬가지로, 테스트 워드열 TW₁과 TW₂에도 미리 결정된 코드 패턴이 써진다. 따라서, 상응하는 위치에서에 테스트 비트열 TB₁과 TB₂의 상태는 반전상태로 있게되며, 테스트 워드열 TW₁과 TW₂의 경우도 마찬가지이다. 트랜지스터 TR₁은 디코더 드라이버 11의 출력단에서의 트랜지스터들로서 상응하는 워드선 l₁, l₂…에 접속되어 있다. 트랜지스터 TR₂는 그 속에 정보를 써 넣지 않은 메모리 셀을 나타낸다.

다이오드 D₁은 메모리 셀에 "1"(고) 정보를 써 넣은 것을 나타내기 위해 에미터와 베이스 접합을 단락시킬 다이오드를 표시한다. 제3a도는 각기 속에 정보가 아직 써 넣어지지 않은 메모리 셀부의 등가회로도이고, 제3b도 및 제3c도는 제3a도의 점선 I과 II로 절단된 메모리 셀부의 단면도이다. 이러한 반도체 소자에서, 콜렉터로 사용되는 N형 반도체층은 P^-형 실리콘 반도체 기판 19상에 에피렉시열로 성장되어 있다. 베이스로 사용되는 P⁺형 영역 21은 N형 반도체층 20상에 형성되며, N⁺형 영역 22는 P⁺형 영역 21상에 형성된다. 워드선 l₁과 l₂는 N형 층 20 아래에 놓인 N⁺형 영역 23에 의해서 형성되며, 비트선 b₁-b₃의 표면상에는 금속선 24가 구성된다. 층 25는 절연 부재로서, P⁺형 고립 영역 26은 각 위드선을 분리시킨다.

제4도는 제2도의 메모리 셀부의 도식도이다. 제4도에는 메모리 셀부 14의 모든 메모리 셀은 정보가 써 넣어져 있지 않은 상태가 아니고, 테스트 비트와 테스트 워드 정보가 선택적으로 써 넣어져 있는 상태이다. 정보가 기록된 셀은 빗금친 사각형으로 표시되어 있으며, 표시가 없는 사각형은 기타 셀의 경우이다. 정보 "0"과 "1"을 선택적으로 써넣는 필요성에 대해 이하 설명한다. 메모리 셀의 선택은 Y 어드레스 인버터 12, Y 디코더 13과 멀티플렉서 15에 의해 비트선쪽에 관련하여 수행하고, X 어드레스 인버터 10, X 디코더 드라이버 11에 의해 워드선쪽에 관련하여 수행한다. 그러나 설명을 간단히 하기 위하여 워드신 쪽에 관하여는 제5도 및 제6도와 함께 후에 상술될 것이다.

제5도에 도시된 바와같이 어드레스 인버터 10은 2개의 인버터가 직렬로 연결된 즉, I₁및 I₂, I₃및 I₄등을 가진 다수의 열을 포함한다. 반면에 디코더 드라이버 11은 NAND 게이트, 즉, NG₁, NG₂등을 가진 다수의 열로서 구성된다. 어드레스 신호 비트 A₀, A₁, A₂……각각은 2개의 직렬 연결된 인버터의 열의 입력 단자에 인가된다. 따라서

, Ao,

, A₁……과 같은 반진된 신호와 비반전 신호가 얻어진다. 본 예에서는 NAND게이트 NG₁에 신호

와

이 인가되어 A₀=A₁=0일때 "0"(낮은 레벨) 출력을 발생시킨다. 즉, 워드선 l₁이 선택되게 된다. 반면에 NAND게이트 NG₂에 신후 A₀와

가 인가되고, A₀=1, A₁=0일때 낮은 레벨출력을 발생시킨다. 즉, 워드선 l₂가 선택된다. 마찬가지로 NAND게이트 NG₃와 NG₄는 각각 A₀=0 및 A₁=1, A₀=A₁=1일때 낮은 레벨출력을 발생시키며, 워드선l₃와 l₄를 선택하게 된다. 2비트 어드레스 신호 비트인 A₀와 A₁에 상응하는 디코더 드라이버는 본 예에서는 2비트를 사용하여 4개의 워드선으로 부터 선택 되도록 되어 있으나, 어드레스 신호가 A₀-A₄까지 5개의 어드레스 신호비트를 가지면 2⁵=32워드선으로 부터의 선택이 가능하고, 이 경우에는 I₁-I₁₀의 10개의 인버터와 32개의 NAND게이트가 필요하다.

제6도는 메모리셀부 14의 일부를 포함하는 워드선 쪽의 선택 시스템을 도시한 것이다. 제6도에서는 메모리 셀 M₁₁, M₁₂,……, M₂₁, M₂₂……이 각기 워드선 l₁, l₁……와 비트선 b₂, b₂……의 고차점에서 제공된다. 더우기 도식도를 간단히 하기 위하여, 어드레스 신호중 단지 어드레스 신호비트 A₀만이 도시되어 있다. 일반적으로, PROM의 메모리 셀은 퓨즈나 PN 접합으로 구성되어 있으나, 본예에 있어서는 PN 접합이 사용되며, 정보를 써넣기 위하여는 NPN 트랜지스터의 베이스와 에이터 사이의 접합을 파괴하여야만 한다.

따라서 이러한 접합이 파괴될 때에 NAND 게이트에 의해 낮은 레벨 출력이 발생되면 비트선과 워드선을 통해서 NAND 게이트로 전류가 흐르게 된다. 반면에, 접합이 파괴되지 않을 때에는 상기한 전류는 흐르지 않는다. 그러므로 접합이 파괴된 전자의 경우는 정보 "1"이 써 넣어진 것을 나타내며, 접합이 파괴되지 않은 후자의 경우는 정보 "0"이 써 넣어진 것을 나타낸다. PROM 소자에 있어서는 정보의 써 넣기는 사용자에 의해 행해지며, 선적전에는 이루어지지 않는다. 그러므로 정보의 써넣기가 행하여지지 않기 때문에 상기한 의해 행해지며, 선적전에는 이루어지지 않는다. 그러므로 정보의 써넣기가 행하여지지 않기 때문에 상기한 바와같이 NAND 게이트게 의해 낮은 레벨 출력이 발생되면 비트선과 워드선을 통해 NAND 게이트로 상기 전류가 흐르지 않는다. 따라서, 워드선이 선택되었는지 아닌지 혹은 속접상의 문제점의 유무를 탐지하는 것이 불가능하다. 더우기 워드선의 선택은 어드레스 인버터, 디코더 드라이버 및 그 접속이 정상일 경우에만 이루어지므로 비정상적으로 워드선의 선택이 이루어지지 않는다고 하여도 그러한 원인이 어디서 발생하였는지를 찾기가 곤란하다. 상기한 문제점을 해결하기 위하여 메모리 셀부에 테스트 비트가 제공될 수 있다. 제6도의 메모리셀 M₁₁, M₁₂……는 메모리 셀부의 추가 비트선에 삽입된 테스트 비트이고, 이러한 테스트 비트내에 "1, 0, 1, 0……"의 코드가 기록된다면 어드레스 신호비트 A₀가 "0"일때 선 l₁이 선택되고 전류가 흐르며, 어드레스 신호 비트 A₀가 "1"일때 선 l₂가 선택되고 무 전류가 흐른다. 따라서 인버터 I₁, NAND 게이트 NG₁및 그 접속이 정상이라고 간주할 수 있다. 인버터 I₂와 NAND 게이트 NG₂로 부터 비정상을 탐지할 수 없을지라도 인버터 I₂가 항상 낮은 리벨 출력을 내고 NAND 게이트 NG₂가 항상 높은 레벨 출력을 내는 비정상 상태에 인버터 I₂와 NAND 게이트 NG₂가 있거나 접속상에 차단되는 곳이 있으면, 양 경우 모든 전류는 흐르지 않는다. 따라서 상기의 테스트 만으로는 인버터 I₂와 NAND 게이트 NG₂의 시스템이 정상상태에 있다고 결론 지을 수 없다.

따라서 제6도에 도시된 각 소자의 출력 상태의 조합을 고려해 보는 것이 필요하다. 인버터에는 3가지의 가능한 출력상태가 있다. 즉, 정상상태와 출력이 항상 "1"(이하 고정된 "1"상태라 한다)인 비정상상태와 출력이 항상 "0"(이하 고정된 "0"상태라 한다)인 비정상상태의 3가지이다. 따라서 2개의 인버터가 직렬로 연결되어 있을 때에는 "3×3=9"의 가능한 출력 상태가 존재한다. 그러나, 인버터 I₁이 고정된 "1" 상태이고 인버터 I₂가 정상 상태인 경우와 인버터 I₁이 고정된 "1" 상태이고, 인버터 I₂가 고정된 "0" 상태인 경우의 결과적인 출력상태는 같게 된다. 마찬가지로, 인버터 I₁은 고정된 "0" 상태이고, 인버터 I₂는 정상 상태인 경우와 인버터 I₁은 고정된 "0" 상태이고, 인버터 I₂는 고정된 "1" 상태인 경우의 출력은 동일하게 된다. 그러므로 표 1에 도시된 바와같이 7개의 가능한 출력 상태 조합이 존재하게 된다.

[표 1]

표 1의 케이스 (1)-(7)중에서, 정상상태는 단지 케이스 (1) 뿐이고, 기타 케이스 (2)-(7)은 모두 비정상 상태인 경우이다. (케이스 (2)(3)은 부분적으로 정상이고 부분적으로 비정상이므로 전체적으로 보아 비정상으로 간주됨) 테스트 비트를 사용하는 목적은 상기한 바와같은 비정상적인 경우를 탐지해 내기 위한 것이나, 표 2에 도시된 바와같이 테스트 비트에 저장된 내용에 따라 차이가 발생한다.

[표 2]

표 2의 케이스 (I)에 나타나 있듯이, 테스트 비트 b₁의 메모리 셀 M₁₁과 M₂₁에 "1"과 "0"이 기록될 경우, 각기, 케이스(I)의 정상적인 선택이 이루어지면 메모리셀 M₁₁은 입력 어드레시 신호 A₀가 "0"이고 선 l₁이 선택될때 도전되고, 입력 어드 레스 신호 A₀가 "1"이고 선 l₂가 선택될때 비도진 된다. 따라서, 테스트 비트 메모리셀 M₁₁과 M₂₁은 읽어내어진 값은 "1"과 "0"이 되어 그 속에 기록된 값과 같게 된다. 그러므로 이러한 경우는 정상적인 판단될 수 있고. 그러한, 케이스 (2)와 같은 혼합선택의 경우(인버터 I₁은 정상상태이고, 인버터 I₂는 고정된 "1"상태)는 메모리셀 M₁₁과 M₂₁에 각각 "1"과 "0"이 기록된 상기 경우와 마찬가지로 입력 어드레스 신호 A₀가 "0"이고 선 l₁이 선택되면, 메모리셀 M₁₁이 도전하고, 입력 어드레스신호 A₀가 "1"이고 선 l₂가 선택되면 메모리셀 M₂₁가 비도전된다. 따라서, 결과적으로 읽혀진 내용은 상응하는 기록된 내용과 동일한 것이 된다. 그러나, 이러한 경우, 인버터 I₂가 비정상상태 즉, 고정된 "1"상태에 있기 때문에 잘못된 경우로서 판단하여야 한다. 따라서 케이스(2)에서의 비정상상태는 테스트 비트 코드를 이런식으로 배열해서는 탐지하기가 곤란하다. 케이스 (3)의 경우도 마찬가지며, 그 이유는 인버터 I₂에서의 비정상은 케이스(I)에서의 상기 코드에 의해서는 탐지할 수 없기 때문이다. 반면에 테시트 비트라인 b₁에 메모리셀 M₁₁과 M₂₁에 정보 "0"과 "1"이 기록되어 있을 때 상기 각 메모리셀의 써넣은 정보 및 읽혀진 정보의 내용은 케이스(1)의 정상 선택의 경우와 동일하다. 케이스(2)의 혼합 선택 상태의 경우 입력 어드레스 신호 A₀는 "0"이고 , 선 l₁이 선택될때 메모리셀 M₁₁을 통과하는 전류는 없고, 메모리셀 M₁₁(트렌지스터)이 도전되지 않지만 인버터 I₂가 고정된 "1" 상태이고 선 l₂가 선택되기 때문에 메모리셀 M₂₁을 통과하는 전류가 존재하고, 메모리셀 M₁₁의 읽혀진 내용은 결과적으로 "1"이 된다. 입력 어드레스 신호 A₀가 "1'이고 선 l₂가 선택되면 메모니셀 M₂₁을 통과하는 전류가 존재하므로 메모리셀 M₂₁의 읽혀진 신호는 "1"이 된다. 따라서 읽혀진 내용 "1, 1"은 써넣은 내용 "0, 1"과 다르게 되어 이러한 경우, 비정상 상태라고 판단할 수 있다. 이러한 판단은 물론 정확한 것이다. 마찬가지로 표 2의 케이될(II)의 경우에 있어서 케이스(1)-케이스(7)까지도 정확한 판단이 내려질 수 있다. 따라서 메모리셀 M₁₁. M₂₁의 써넣은 내용은 M₁₁=0이고 M₂₁=1로 되어야 하며, 다른 경우의 조합은 받아들여질 수 없다. 그러나 상기한 바와같은 설명은 어드레스 신호가 단지 한개의 비트 즉, A₀인 경우에 해당되나 다수의 비트가 있는 경우, 예를 들어 다섯개의 비트가 있을 경우 코팅은 제7도에 도시한 바와 같게 된다.

제7도는 상기 메모리셀 M₁₁과 M₂₁에 상응하는 테스트 비트는 b₁₁과 b₂₁이 각기 상술한 바와같이 각각 "0"과 "1"을 나타내면 계속되는 테스트 비트 b₃₁과 b₄₁이 테스트 비트 b₁₁과 b₂₁즉 각각 "1", "0"에 의해 형성된 코드의 반전된 코드를 포함한다. 다음에 계속되는 테스트 비트 b₅₁, b₆₁, b₇₁및 b₈₁은 테스트 비트 b₁₁, b₂₁, b₃₁및 b₄₁에 의해 형성된 코드에 반전된 코드를 즉, "1, 0, 0, 1"을 갖게 된다. 마찬가지로 나머지 코드도 제7도에 도시된 바와같이 얻게 되며 상기한 바와같은 유효한 판단을 위해서는 테스트 워드 TW₁에 같은 코드 패턴이 삽입되어야 한다.

상기한 바와같이 정보(코드)를 테스트 비트에 써 넣음으로써 디코더 드라이버와 같이 어드레스 인버터가 정상 혹은 비정상 상태인지를 검지될 수 있다. 그러한 정보 "1"이 써 넣어진 비트에 연결된 디코더 드라이버의 전류 유입 능력만이 즉, 디코더 드라이버 중 반의 전류 유입 능력만이 검지될 수 있다. 왜냐하면 디코더의 나머지 반은 정보 "0"을 포함하는 비트에 연결되어 있기 때문이다(코드 패턴의 "0"과 "1"의 수는 동일(함에 기인한다). 따라서 정보의 써 넣기는 워드선을 선택하고 비트선, 메모리셀, 워드선 및 NAND 게이트를 통과하는 약 200mA의 큰 전류를 흘리기 위해서는 비트선에 큰 전압을 인가함으로써 수행된다. 그러나 이러한 큰 전류는 OFF 상태에 있는 테스트 비트에 연결된 NAND 게이트를 통과할 수는 없으며, NAND게이트의 전류 유입 능력은 검지될 수 없다. 상기한 발명(미국 특허출원번호 95782)의 목적은 상술한 바와같은 문제점을 보상하기 위한 것이었다. 제2도-제4도에 나타난 바와같이 추가의 비트선과 워드선이 제공되며 이러한 추가선들에 테스트 비트 TB₂와 테스트워드 TW₂가 연결된다. 더우기 이러한 테스트 비트셀에 써 넣어진 전보는 제1테스트 비트선과 제 1테스트 워드선에 써 넣어진 정보의 반전 정보 즉 , "1, 0, 0, 1, 0,……"이다.

제7도에 도시된 코드 "0, 1, 1, 0, 1, 0, 0, 1, 1, 0,……"가 테스트 비트선에 써 넣어질때 제2 및 제3 테스트 비트와 제6 및 제7 테스트 비트, ……는 그들의 테스트 비트에서 동일한 내용을 포함하게 된다. 따라서 상기 테스트의 결과는 그들의 접속상의 단락회로가 존재하더라도 동일하게 되며, 접속상의 단락 회로는 탐지할 수 없다. 따라서 상기 제안된 소자에 있어서는 테스트 비트에 써 넣어진 내용은 동일하나 메모리셀부의 지연적 테스트 비트 배치는 저장된 내용이 인접 테스트 비트의 저장된 내용의 반전 형태 즉, "0, 1, 0, 1, 0, 1,……" 또는 "1, 0, 1, 0, 1……"이 되도록 변경된다.

제8a도 및 제8b도는 2 비트 어드레스 신호와 4 워드선의 경우의 상기한 테스트 비트 배치를 나타낸다. 제8a도는 테스트 비트에 코드 "0, 1, 1, 0"이 저장된 경우를 나타내며, 제8b도는 코드 "0, 1, 0, 1"이 저장된 경우를 나타낸다. 상기의 어떤 경우에라도 2비트 어드레스 신호 "0", "1", "10" 및 "11"에 의해 선택되는 테스트 비트 b₁₁, b₂₁, b₃₁및 b₄₁은 각기 "0, 1, 1, 0"의 정보로 써 넣어진다. 그러나 제8b도에 나타난 경우에는 메모리셀부의 지연적 비트배치는 "0, 1, 0, 1"이 된다. 따라서 제8b도에 나타난 배치에 의해서 워선드의 인접선에 단락 회로가 존재하는 경우 정상상태의 경우와 다른 결과를 얻게되어 비정상 상태를 즉각 탐지할 수 있다. 제9a도 및 제9b도는 각기 6비트 어드레스 신호와 64 메모리셀의 테스트 비트 배치를 나타낸다. 제9a도는 접속상의 단락 회로에 대한 방안을 고려한 테스트 비트 배치를 나타내며, 제9b도의 배치는 이러한 점을 감안하지 않은 것이다.

빗금친 사각형(비트)은 정보 "1"을 포함하는 비트를 나타내며, 표시가 없는 사각형(비트)은 정보 "0"이 포함된 비트를 나타낸다. 제9a도의 배치에 어서있는 서로 각기 반대되는 내용을 포함하는 인접비트를 갖도록 비트 배치가 이루어져 있을 뿐 아니라(즉 "0'를 포함하는 비트의 인접 비트는 "1"을 포함하는 것등) 테스트 비트의 위치는 어드레스가 S₃₂, S₀, S₁, S₃₃, S₃₅……의 순서가 되도록 배치된다. 제10도에는 멀티 플렉서의 결함을 탐지하기 위한 탐지 회로가 도시되어 있다. 메모리 용량이 커지면 제1도의 메모리셀부 14는 다수의 메모리셀 그룹으로 분할되며, 이러한 시스템에 있어서는 출력회로 16과 메모리셀 그룹 사이에 연결된 멀티플렉서 15에 의해서 메모리셀 그룹의 각각이 선택적으로 출력회로 16에 연결된다. 그러나 이러한 멀티플렉서 15도 정상적으로 동작되는 지에 대하여 테스트해 볼 필요가 있다. 이러한 테스트를 위하여는 메모리셀 그룹의 각각을 발생시키는 테스트 워드가 제공될 수 있으며, 스위칭 신호에 의해서 이러한 출력을 스위칭시켜 출력이 얻어질 수 있다.

제10도에 있어서 G₁-G₈은 AND 게이트이고 G₉는 멀티 플렉서 15를 구성하는 OR 게이트이다. 메모리 셀 그룹의 각각의 출력 회로는 G₁-G₈로 표시되며, AND 게이트 G₁-G₈을 선택하기 위한 선택신호비트는 A₆-A₈로 표시된다. 이러한 예에 있어서는 메모리셀 그룹이 8개 즉, 8개의 AND 게이트이며, AND 게이트중 1개의 출력은 3개의 선택신호 비트 A₆-A₈에 의해서 형성되는 선택신호에 의해 높게("1") 선택된다. 테스트워드에 "0, 1, 1, 0, 1, 0, 0, 1"이 포함되도록 함으로써 비정상상태가 검지될 수 있으며, 접속상의 잘못의 가능성을 고려하여 테스트워드열의 배치에 "0, 1, 0, 1,……"을 포함하도록 하는 것이 바람직하다. 상기 케이스 (1)-케이스(7)에서의 정상 혹은 비정상상태의 판단은 즉, 디코더 드라이버의 전류 유입능력에 대한 테스트와 접속상의 단락회로에 대한 검지는 상기한 바와같은 개선된 피일드 프로그래머블 소자에서는 가능하며, 실제적으로 이러한 피일드 프로그래머블 소자는 제조시와 선직전에 완벽한 테스트가 행해질 수 있다. 더우기 테스트 워드와 테스트비트를 유사한 방법으로 사용함으로써 AC 테스트뿐 아니라 출력진압 및 출력단락 전류의 DC 테스트를 가능하게 할 수 있다. 따라서 기록전류유입, 멀티 플렉서 시스팀, 비교전압에 대한 판단이 가능하다. 그러나 메모리 소자의 주변회로에 대한 AC 및 DC 테스트는 상태적으로 낮은 동작 속도를 가진 PROM 등의 경우에만 충분하며, 4K 비트정도에서 약 20ns의 빠른 평균 액세스 타임을 가진 고속 쇼트키형 PROM과 같은 고속 소자에서는 충분치 않다. 따라서 메모리내의 주변 회로의 AC 특성은 50%의 써 넣기비율(테스트워드 혹은 테스트 비트에 써 넣어진 "0"과 "1"의 수가 동수인 경우)을 가진 테스트 워드 혹은 테스트 비트를 단순히 제공하는 것에 의해 완전히 보장되지 않는다. 따라서 써넣은 정보가 없는 메모리셀은 제11a도 및 제11b도에 도시되어 있으며, 여기서 제11b도는 제11a도에 도시된 메모리셀의 등가회로도이다. 반면에 써넣은 정보가 있는 메모리셀은 제12a도 및 제12b도에 도시되어 있으며, 여기서 제12b도는 제12a도에 도시된 메모리셀의 등가회로도이다. 제11a도에서는 역방향 바이어스된 상태의 에미터와 베이스B사이의 집합용량 C₁과 정방향 바이어스된 상태의 베이스 B와 콜렉터 C 사이의 접합 용량 C₂가 직렬로 연결되어 있는 메모리 셀이 도시되어 있으나, 제12a도에서는 에미터-베이스 접합을 파괴하여 에미터 E와 베이스 B 사이에 도전성 책널 CH가 형성되기 때문에 써 넣은 정보를 가진 메모리 셀에 용량 C₂만이 있는 경우가 도시되어 있다. 베이스 B와 콜렉터 C 간의 이러한 접합 용량 C₂는 정방향 바이어스가 되어 있기 때문에, 보통 별다른 문제점이 야기되지 않으나 이 경우 다음과 같은 이유 때문에 이러한 용량이 문제점을 야기한다. 에미터-베이스 접합이 단락 되었을 때에는 제12a도에서 분명한 바와같이 베이스 B, 콜렉터 C(콜렉터영역 n과 매몰층 n⁺b)및 베이스 플레이트 19에 의해 PNP형 트랜지스터가 형성되며, 선택시 이러한 PNP형 트랜지스터를 통해서 전류가 흐르게 된다. 따라서 워드선이 비선택될 때 PNP형 트랜지스터의 베이스 전류는 차단되며, 따라서 PNP형 트랜지스터는 OFF 상태가 된다. 그러나, 흐른 전류의 나머지 부분 때문에 생긴 전하 때문에 이 전하가 모두 없어지기 전까지는 워드선 전압이 비선택에 해당하는 높은 ("1")레벨로 상승되지 않는다. 상기용량 C₂는 기록되지 않은 셀의 용량(용량 C₁과 거의 같음) 보다 훨씬 크다. 따라서, 워드선의 용량 혹은 비트선의 용량은 50% 써 넣기 비율을 가진 테스트 비트 TB₁과 TB₂혹은 테스트워드 TW₁과 TW₂의 용량보다도 크게된다. 즉, PN 접합형의 PROM의 경우, 100% 써 넣기 비율을 가진 워드선 혹은 비트선은 가장 큰 부하를 갖게 되며, 이러한 조건하에서 선적 전에 주변회로를 포함하는 메모리 소자 내부의 AC 특성이 테스트되지 않았다면, 최대 부하시의 메모리 소자의 액세스타임은 보장될 수 없다. 본 발명의 피일드 프로그래머블 소자의 실시예에서 메모리셀부의 단면도는 제13도에 도시되어 있다. 제13도에 도시된 실시예가 제4도에 도시된 실시예와 다른점은 제13도의 경우 써 넣기 비율 100%를 가진 제3테스트 워드가 추가되었다는 점이다(빗금친 사각형은 써 넣은 비트를 나타낸다). 예로 들어서, 테스트워드 TW₃는 제2도에 도시된 l₄에서의 모든 메모리 셀의 에미터-베이스 접합을 대등한 다이오드 D₁으로 변환하기 위해 단락시킴에 의해 형성된다.

제14b도는 상기한 메모리셀의 더욱 상세한 등가 회로도를 나타내며, 제14b도는 메모리셀의 단면로를 나타낸다. 제14b도에서 제3a도 및 제3b도에 상응하는 부분은 동일한 부호로 표시되어 있다. 제3b도 및 제3c도에 관련하여 설명되었듯이 P^-형 반도체 기판 19를 가진 PNP형 트랜지스터(제14a도의 트랜지스터 TR₃)는 기생적으로 형성된다. 따라서, 역방향 바이어스 상태의 n형 반도체층 20와 P^-형 반도체 기판 19 사이에 접합용량 C₀(용량 C₀는 상술한 용량 C₁보다 크다)가 형성되며, 이러한 용량 C₀는 도전 채널 CH의 형성에 의해 부하로서 동작한다. 따라서, 써넣은 셀의 용량을 써넣지 않은 셀의 용량보다 커지게 되고 주변 회로로부터 본 부하를 써넣기 비율에 따라 달라진다. 따라서 본 실시예에 있어서는 최대 부하를 가진 테스트 워드 TW₃가 제공되어 추가된 테스트 워드 TW₃의 선택시 테스트에서 얻어지는 가장 늦은 액세스 타임에 의해 피일드 프로그래머블 소자의 액세스 타임 혹은 AC 특성을 보장할 수 있다. 물론, 테스트 워드 TW₁과 TW₂도 제공되어서 DC 특성도 완전히 보상된다. 비트선쪽의 경우도 마찬가지이나, 반복된 설명을 피하기 위해 생략된다. 이와같이 메모리 소자의 액세스 타임을 측정하기 위한 테스트 셀은, 테스트 비트쪽, 태스트 워드쪽, 또는 그 양쪽에 모두 제공될 수 있다. 더우기, 소자의 AC 특성을 실제적으로 보장할 수 있을 만큼 부하의 크기가 큰한, 태스트 워드 TW₃상에 써 넣은 코드 패턴은 반드시 100% 써 넣기 비율이 아니어도 무방하다. 즉, 일부 비트의 셀에 써 넣어지지 않아도 좋다. 더우기, 0%에서 100% 사이의 다른 써넣기 비율을 가진 그 열의 테스트 비트 혹은 테스트 워드를 제공하고 이때의 액세스 타임을 측정하여서 가장 늦은 액세스 타임은 가정하는 것도 가능하다. 이러한 경우, DC 테스트를 위한 테스트 비트 혹은 테스트 워드열중 하나는 상기한 테스트 비트와 테스트 워드열로서 사용될 수도 있다. 더우기, 사용되는 메모리 소자의 종류에 따라서, 어떤 경우에는 테스트 워드 TW₃의 코드 패턴을 비트(셀)가 모두 0인(또는 모두 0에 가까운)패턴으로 하는 것이 필요하다.

제15a도 및 제15b도는 무정형의(amorphous)반도체(칼코겐화글래스)로 만들어진 메모리셀을 가진 ROM(또는 EAROM)을 나타낸다. 이 경우, PN 접합향과 마찬가지로 셀들은 "1" 상태이나, 퓨즈형 소자의 경우 제16a도, 제16b도에서 보여주는 바와같이 드든 메모리는 상기와 반대인 "0" 상태만을 포함하여야 한다. 제15b도 및 제16b도에서는 제3a도 및 제3b도에 상응하는 부분과 동일한 부분은 같은 기호로 표시되어 있으며, 이에 대한 설명은 생략된다.

제15a도 및 제15b도의 소자에 있어서는, 금속전극(비트신) 24와 , 전극 24와 28에 바이어스전압을 제공하는 다이오드 D₁의 애노드 21 사이에 칼코겐화 글래스층 27과 금속전극 28이 삽입된다. 바이어스 전류를 인가하고 주울열에 의해 단결정을 다결정으로 변환시킴으로써, 이들 전극 24와 28사이에 도전성 책널 CH의 형성함에 의해 써 넣기 동작이 수행된다. 따라서 이러한 종류의 메모리셀은 PN형 셀과 마찬가지의 형태가 된다. 그러나 제16a도 및 제16b도에 도시된 셀에서는 퓨즈 29를 녹이고, 차단하기 위하여 과전류를 흘려주어서 써 넣기 동작을 행한다. 이 경우 상기한 2가지의 예와 반대의 형태로서, 100% 써 넣지 않은 셀을 가진 워드선(혹은 비트선)에서의 최대 용량을 포함하며, 100% 써 넣은 워드선(또는 비트선)의 경우 용량은 최소가 된다. 더우기 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 특정을 벗어나지 않은 범위내에서 여러가지 수정 및 변경이 가능하다.

Claims (1)

1. 복수의 비트선과 이들에 직교하는 복수의 워드선과, 그 비트선과 워드선의 각 교차점에 배치된 메모리셀과, 그 비트선과 워드선의 최소한 일측에 따라 설치하고, 써 넣기 비율이 50%인 제1의 테스트 메모리셀열을 갖춘 피일드 프로그래머블 소자에 있어서, 그 비트선과 워드선의 적어도 한편에 따라 설해져 그 제1의 테스트 메모리셀 열과는 다른 써 넣기 비율을 가지며, 각 셀은 그 메모리셀과 마찬가지로 반도 체층내에 형성된 PN 접합을 가지는 제2의 테스트 메모리셀 열을 설하고, 그 제2의 테스트 메모리셀열 내의 셀을 액세스하여 액세스타임을 측정하고 최악 액세스 타임을 추정하는 것에 의하여 그 소자의 AC 특성의 측정을 행하도록 한것을 특징으로 하는 피일드 프로그래머블소자.

Images