JP2004530243A - メモリセルの構造試験 - Google Patents

Abstract

第１及び第２のメモリセルを第１及び第２のビット線にそれぞれ結合し、前記第１及び第２のビット線を介して前記第１及び第２のメモリセルからデータを読み込み、前記第１及び第２のビット線の電圧レベルを比較することを含むメモリセルを試験するための装置及び方法。

Description

【技術分野】
【０００１】
本発明は、従来の機能試験で可能であった以上にメモリアレイ試験を迅速化する構造的試験手法の利用に関する。
【背景技術】
【０００２】
多くの電子デバイスに通常使用されるメモリアレイが、益々密集してパッケージ化されるにつれ、試験は急激に複雑になり、そのため個々のセル及び他のメモリアレイ部品を完全に試験するのに時間を要するようになった。その結果、製造時の試験工程は完了するまで長くかかるようになり、発見された不良をデバッグするための作業時間も長くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
当該技術分野における一般的な方法では、メモリアレイ内のメモリセルに対して、種々の値の組み合わせを書き込み及びメモリから読み出す機能試験を採用している。しかしながら、メモリアレイ内のメモリセルの行及び列のサイズが両方とも増大し続けており、メモリセルを適切に試験するために要求される書き込み及び読み出し動作の数が急激に増大し、これにより、このような試験を実施するために必要な時間量においても急激な増加を引き起こしている。これは、部品の製造スループットと試験適用範囲の完全性との間のトレードオフの増加に関連する問題を促進することになり、不良のメモリアレイが消費者に渡る危険性が増大する。
【０００４】
また、このような機能的試験は不良の原因を追跡するために必要な情報の多くを提供しない。セルが最後に書き込まれたもの以外の値を返したことを検出したとき、その検査の結果は、アドレスデコーダの不良か、データラッチの不良か、データラインの不良か、メモリセルの不良か、あるいはドライバの不良であるかについての表示を提供しない。従って、後続の製造を改善することができるように、及びメモリアレイのサイズが増大し続けるに伴って、これらの追加の試験を行うために必要とされる時間も増大する、メモリアレイ内の不良を分離するための別の試験が必要である。
【課題を解決するための手段】
【０００５】
本発明は、一般に利用可能なＤＲＡＭ及びＳＲＡＭ ＩＣの場合のように、ダイナミックにかつランダムにアクセス可能な、行及び列で編成されたメモリセルのアレイが存在するメモリアレイに関する。しかしながら、当業者には理解されるように、本発明は、限定ではないが、消去可能なＲＯＭ ＩＣ、プログラマブル・ロジックデバイス、及びマイクロプロセッサ内のアレイに編成される構成要素を含む、他の回路のアレイにも適用可能である。
【発明を実施するための最良の形態】
【０００６】
本発明の目的、特徴、及び利点は、以下の詳細な説明によって当業者には理解されるであろう。
説明の目的のための以下の詳細な説明において、本発明を完全に理解するために多くの詳細が記載される。しかしながら、本発明を実施するためにこれらの具体的な詳細が必要でないことは当業者には明らかであろう。
【０００７】
図１は本発明の一実施形態のブロック図である。メモリアレイ１００は、上半部分１１０、下半部分１１２、複数のワード線（ワード線１３０と１３２を含む）を介して上半部分１１０と下半部分１１２の両方に接続されたアドレスデコーダ１２０、コンパレータ回路１４０、及びラッチ１４２を含むように示されている。上半部分１１０及び下半部分１１２内には、ビット線１７０及び１７２にそれぞれ接続されたメモリセル１６０及び１６２がそれぞれある。ビット線１７０及び１７２は、次いでコンパレータ回路１４０の入力に接続され、該コンパレータ回路は次にラッチ１４２に接続される。本発明の説明を明確にするために、上半部分１１０にはメモリセル１６０とビット線１７０だけが示され、下半部分１１２にはメモリセル１６２とビット線１７２だけが示されている。しかしながら、当業者には良く知られているように、典型的なメモリアレイには多くのビット線があり、それぞれのビット線にはこれに接続された多くのメモリセルがある。
【０００８】
メモリアレイ１００の通常の動作の間、アドレスデコーダ１２０はメモリアドレスの部分をデコードし、アドレスデコーダ１２０を上半部分１１０と下半部分１１２とに接続するワード線の適切なものをオンにして、上半部分１１０と下半部分１１２内の適切なメモリセルにアクセスできるようにする。実行されているメモリの動作に応じて、上半部分１１０と下半部分１１２内のメモリセルに対し、メモリセルが接続されているビット線を介してデータが書き込まれ及び読み込まれる。例えば、両方のメモリセル１６０及び１６２に関連するメモリアドレスに対する書き込み動作の間、アドレスデコーダ１２０はメモリアドレスの部分をデコードし、ワード線１３０と１３２とをオンにして、ビット線１７０及び１７２を介してメモリセル１６０と１６２にアクセスできるようにする。
【０００９】
本発明の一実施形態において、メモリセル１６０と１６２は、最初に各メモリセル１６０及び１６２にそれぞれビット線１７０及び１７２を介して同一のデータを書き込むことによって試験される。次に、ビット線１７０及び１７２は、それぞれＶｃｃ又はＶｓｓで表される高電圧状態又は低電圧状態にプリチャージされる。次いで、アドレスデコーダ１２０は、メモリセル１６０及び１６２に関連するメモリアドレスの部分をデコードする。次に、メモリセル１６０及び１６２は、該メモリセルのデータをビット線１７０及び１７２にそれぞれ出力する。コンパレータ回路１４０は、ビット線１７０及び１７２の電圧を連続して比較して、ビット線１７０と１７２の電圧が実質的に同じであるかどうかを示す信号を連続して発生させるシングル・コンパレータである。一実施形態において、ラッチ１４２は、試験中に１つ又はそれ以上の所定時間でトリガされて、ビット線１７０及び１７２上でそれぞれ高から低へのサンプル変化を示す波形例１８０及び１８２の進行中の時間例ｔ１及びｔ２のような時間におけるコンパレータ回路１４０の出力状態を捕えることができる。別の実施形態において、ラッチ１４２は、ビット線１７０及び１７２上の電圧が実質的に異なることを示すコンパレータ回路１４０からの信号のどのような発生をもラッチして記憶する「スティッキーラッチ」として実現することができる。
【００１０】
メモリアレイの通常の使用においてメモリセルを読み込むときに、ビット線を高電圧状態にプリチャージすることは一般的な方法である。従って、本発明の一実施形態において、メモリセルの試験は、メモリセルを読むときにビット線が高い状態にだけチャージされた状態で行われることになろう。しかしながら、通常用いられるメモリセルの設計によれば、プリチャージを高い状態にだけに制限すると、過度の漏れ又は他の条件に関して、メモリセルの回路の半分しか試験されない結果となる。従って本発明の別の実施形態では、ビット線が高い状態と低い状態の両方にプリチャージされた試験も含まれる。
【００１１】
メモリセル１６０及び１６２を試験するためにコンパレータ回路１４０を使用することは、全く同一に設計されたビット線に接続された全く同一に設計されたメモリセルは、高い状態又は低い状態のいずれでも実質的に同じ割合で、これらのメモリセルに関連するビット線の電圧を駆動できなければならないという仮定に基づく。要するに、両方のビット線１７０及び１７２上で見られる波形（波形例１８０及び１８２のような）は実質的に同じに見えるべきである。また、コンパレータ回路のこのような使用は、メモリアレイ１００のプロセス変動又は他の欠陥により、上半部分１１０と下半部分１１２の両方に対して同じ不良が生じることはほとんど無いという仮定に基づいており、そのため両方のメモリセル１６０と１６２が、ビット線１７０及び１７２上に見られる結果として生じたずれを有する波形が、実質的に同じに見えるようになる程同じ様態で欠陥があることになることは殆ど無い。換言すれば、粉塵や製造プロセスのエラーのような不純物は、上半部分１１０と下半部分１１２の両方に対して同様の影響を持たないことが想定され、その結果、本発明によって実行される試験では、上半部分１１０と下半部分１１２間の任意のメモリセルペア間に差が無いことを示すことになる。
【００１２】
メモリアレイ１００は、バッファ及び他の関連回路が中央に配置され、ビット線をより短くしてビット線に対してより望ましい電気特性を与えるように、当業者には周知の一般的な方法により上半部分１１０と下半部分１１２に分割されている。本発明は、この一般的な方法の利点を生かして同じ中央配置を使用し、隣接するビット線の電気特性を比較するコンパレータ１４０のような中央配置のコンパレータ回路を設ける。しかしながら、当業者には明らかなように、このメモリアレイ１００の上半部分１１０と下半部分１１２への分割は、本発明の実施には必ずしも必要ではない。本発明は、多くの他のレイアウト又はメモリアレイを含む構成要素の配置を用いて実施することができる。
【００１３】
図２は本発明の別の実施形態のブロック図である。メモリアレイ２００は、実質的に図１のメモリアレイ１００と同等であり、図２の参照符号２ｘｘのアイテムは、図１の参照符号１ｘｘのアイテムに相当するようになっている。メモリアレイ１００に対応して、メモリアレイ２００は、ワード線２３０によって上半部分２１０内でメモリセル２６０に結合され、ワード線２３２によって下半部分２１２内でメモリセル２６２に結合されたアドレスデコーダ２２０を備えている。
【００１４】
しかしながら、１つのビット線だけに各々が接続されたメモリセル１６０及び１６２と違って、メモリセル２６０及び２６２は各々１組のビット線（ビット線２７０と２７４、及びビット線２７２と２７６にそれぞれ）に接続されている。一実施形態において、各ビット線の組は各メモリセルと共に使用され、１ビットのデータとその補数を各メモリセルに書き込み、かつ読み出す。この実施形態では、１ビットのデータとその補数を読み込むために、各組のビット線をセンスアンプ上の異なる入力の組に経路付けることは一般的な方法である。しかしながら、別の実施形態では、各メモリセルに対してデータを書き込み及びセルから読み出すことが２つ（又はそれ以上）の完全に独立した経路を提供するために、２本（又は１本）のビット線が使用される。この実施形態におけるビット線のこの使用は、マルチポートメモリ構成要素が多くはこの方法で実装される結果であることが多い。
【００１５】
メモリセル２６０及び２６２の各々に接続されたビット線の組を有する目的に関係なく、図１のメモリアレイ１００のビット線１７０及び１７２に相当する方法で、ビット線２７０及び２７２はコンパレータ回路２４０の入力に接続され、ビット線２７４及び２７６はコンパレータ回路２４４の入力に接続される。また図１に対応して、コンパレータ回路２４０と２４４はラッチ２４２と２４６に接続される。
【００１６】
データ及びその補数を運ぶビット線の組を使用してメモリセルに書き込み及びセルから読み出す本発明の実施形態において、メモリセル２６０及び２６２は、最初に、ビット線２７０と２７２及びビット線２７２と２７６をそれぞれ介して、各メモリセル２６０及び２６２に同じデータを書き込むことによって試験される。次に、ビット線２７０〜２７６が、高い電圧状態か又は低い電圧状態のいずれかにプリチャージされる。次いで、アドレスデコーダ２２０は、メモリセル２６０及び２６２に関連するメモリアドレスの部分をデコードする。次に、メモリセル２６０及び２６２は、そのデータをビット線２７０と２７４、及びビット線２７２と２７６にそれぞれ出力する。コンパレータ回路２４０は、ビット線２７０と２７２の電圧を連続して比較して、ビット線２７０と２７２の電圧が実質的に同じであるかどうかを示す信号を連続して発生させるシングル・コンパレータである。コンパレータ回路２４４は、ビット線２７４及び２７６の電圧に関して同様のことを行う。一実施形態において、ラッチ２４２及び２４６は、試験中に１つ又はそれ以上の所定時間でトリガされて、これらの時間にコンパレータ回路２４０及び２４４の出力状態を捕えることができる。別の実施形態において、ラッチ２４２及び２４６はそれぞれ、これらに関連するビット線上の電圧が実質的に異なったことを示す、これらが接続されたコンパレータ回路からの信号のどのような発生をもラッチして記憶する「スティッキーラッチ」として実装することができる。
【００１７】
更に、データ及びその補数を運ぶビット線の組を使用してメモリセルへ書き込み及びセルから読み出し、メモリセルからの読み出しにセンスアンプを使用する実施形態においては、そのセンスアンプを、メモリセルを試験するためのコンパレータ回路として使用されるコンパレータとして機能させるように構成することができる。これは、別々のビット線を必要に応じて選択的に接続し又は切り離すマルチプレクサを使用することによって達成することができ、これによりセンスアンプがこれら２つの機能のいずれか一方を実行することが可能となる。或いは、別の実施形態では、センスアンプとコンパレータは別個の構成要素のままであってもよい。
【００１８】
メモリセルの各々に取り付けられたビット線のいずれかを使用して、メモリセルに個別に書き込み及びセルから読み出すことができる本発明の別の実施形態においては、マルチポートメモリの場合のように、メモリセルは上述とほぼ同じ方法で試験される。しかしながら、メモリ２６０及び２６２の書き込み機能に欠陥がないことを保証するために、各メモリ２６０及び２６２の試験は２回実行され、最初にビット線２７０及び２７２を使用してメモリセル２６０及び２６２にそれぞれ同じデータを書き込み、次に同様にビット線２７４及び２７６を使用して行われる。
【００１９】
図３は本発明の更に別の実施形態のブロック図である。メモリアレイ３００は図２のメモリアレイ２００と実質的に同じであり、コンパレータ回路とこれに関連するラッチを除いて、図３の参照符号３ｘｘのアイテムは図２の番号２ｘｘのアイテムに相当するようになっている。メモリアレイ２００に対応して、メモリアレイ３００は、ワード線３３０によって上半部分３１０内でメモリセル３６０に結合され、ワード線３３２によって下半部分３１２内でメモリセル３６２に結合されたアドレスデコーダ３２０を備えている。同様にメモリアレイ２００に対応して、メモリセル３６０はビット線３７０及び３７２に結合され、メモリセル３６２はビット線３７２及び３７６に結合される。
【００２０】
図２に示された実施形態と違って、図３のコンパレータ回路は、それぞれ減算回路と１組のコンパレータから構成される。ビット線３７０及び３７２は減算回路３９０の入力に接続される。減算回路３９０は、ビット線３７２の一方の電圧レベルからビット線３７０の他方の電圧レベルを減算し、正又は負のいずれかの電圧出力とする減算の結果として生じる差を表す電圧を出力する。次に、この減算回路３９０の出力は、コンパレータ３４０及び３４１の各々２つの入力の一方に接続される。これに対して、ビット線３７４及び３７６は減算回路３９２の入力に接続され、減算回路３９２の出力はコンパレータ３４４及び３４５の各々２つの入力の一方に接続される。コンパレータ３４０及び３４４の各々の他方の入力は、高電圧レベル基準＋ｖｒｅｆに接続され、コンパレータ３４１及び３４５の各々の他方の入力は、低電圧レベル基準−ｖｒｅｆに接続される。コンパレータ３４０、３４１、３４４、及び３４５はそれぞれ、ラッチ３４２、３４３、３４６、及び３４７の入力に接続される。
【００２１】
メモリアレイ３００のメモリセルが、１組のビット線を用いて書き込み及び読み出すようになっているか、又は各セルに接続された２つのビット線の各々が、個別に書き込み及び読み出すようになっているかに関係なく、メモリアレイ３００のメモリセル３６０及び３６２の試験は、図２のメモリセル２６０及び２６２に関して上に記載された方法とほぼ同様に実行される。しかしながら、図３に示されるように各々が減算回路と１組のコンパレータからなる該コンパレータ回路の構成は、比較されている１組のビット線の電圧が互いに異なる程度を制御するより大きな能力をもたらす。より正確には、＋ｖｒｅｆと−ｖｒｅｆとを調整することによって、コンパレータ３４０及び３４４をバイアスし、コンパレータ３４０又は３４４のいずれかが機能不良を示す信号を出力する前に、ビット線３７０及び３７２の電圧レベルを調整可能な程度まで異なるようにする。ビット線３７０と３７２間の電圧レベルの差が大きくなり＋ｖｒｅｆを超える場合には、コンパレータ３４０はラッチ３４２に対して＋ｖｒｅｆを超えたことを示す信号を出力し、ビット線３７０と３７２間の電圧レベルの差が小さくなり−ｖｒｅｆを下回る場合には、コンパレータ３４４はラッチ３４６に対して−ｖｒｅｆを下回ったことを示す信号を出力する。
【００２２】
図４は本発明の一実施形態のフローチャートである。４００からスタートし、４１０において、メモリアレイの１組のメモリセルに同じ値を書き込む。４２０において、この２つのメモリセルの各々から、対応するビット線の組をコンパレータ回路の入力に接続する。一実施形態において、ここでは各メモリセルが１つのビット線だけに接続されており、これは４２０において２つのビット線の各々をシングルコンパレータ回路の入力に接続することを意味する。或いは、各メモリセルを２つのビット線に接続する別の実施形態では、４２０において、１つのメモリセルからの各ビット線を、別のメモリセルからの対応するビット線と共にコンパレータ回路に接続する。
【００２３】
４３０において、メモリセルの組の各々からこの同じ値を読み出し、コンパレータ回路に接続されたビット線の各対応する組を比較する。対応するビット線の組の間で電圧レベルが実質的に異なる場合には、次に４６０において故障が検出される。しかしながら、対応するビット線の組の間で電圧レベルに実質的な差がない場合には、メモリセルの組と、及びこれらが接続されたビット線とのこの試験は４５０において合格となる。
【００２４】
図５は本発明の別の実施形態のフローチャートである。メモリアレイにおけるメモリセルの試験は５００からスタートする。５１０において、メモリアレイの１組のメモリセルに同じ値を書き込み、５２０において、メモリセルの組の各メモリセルに結合された対応するビット線の組をコンパレータ回路の入力に接続する。次に５３０において、メモリセルの組から該同じ値を読み出し、対応するビット線の組の電圧レベルを比較する。５４０において、対応するビット線の組の電圧レベルに実質的な差が検出された場合、５５０において、実質的な差を検出したことをラッチする。しかしながら、このような実質的な差が５４０で検出されたかどうかに関係なく、５６０において、試験されるべきメモリセルがもう存在しない場合には、試験は終了する。さもなければ、５１０において、メモリセルのもう別の組に対して試験を繰り返す。
【００２５】
一実施例として、図１と図５の両方を様々に参照すると、５１０において、ビット線１７０及び１７２をそれぞれ使用して同じ値をメモリセル１６０及び１６２に書き込む。５２０において、ビット線１７０及び１７２をコンパレータ回路１４０の入力に接続する。５３０において、ビット線１７０及び１７２をそれぞれ使用して、メモリセル１６０及び１６２の両方に書き込まれた同じデータをメモリセル１６０及び１６２から読み出し、コンパレータ回路１４０を使用してビット線１７０及び１７２の電圧レベルを比較する。コンパレータ回路１４０が、ビット線１７０及び１７２間の実質的な電圧差を検出すると、ラッチ１４２によってこの事実の表示をラッチする。５６０において更にメモリセルが試験され場合には、次に５１０において、別の同じ値の組を別のメモリセルの組に書き込む。或いは、同じデータを読み出す一方の試験では高電圧状態にプリチャージし、同じデータを読み出す他方の試験では低電圧状態にプリチャージするビット線１７０及び１７２を用いて、メモリセル１６０及び１６２に対して試験を繰り返すことができる。
【００２６】
別の実施例として、図２と図５の両方を様々に参照すると、メモリセル２６０及び２６２をビット線の組を用いて書き込み及び読み出す場合、特にビット線２７０及び２７２をデータの書き込み及び読み出しに使用する場合には、ビット線２７４及び２７６をデータの補数の書き込み及び読み出しに使用する。５１０において、同じデータをメモリセル２６０及び２６２にそれぞれ書き込むためにビット線２７０及び２７２を使用して、同じ値をメモリセル２６０及び２６２に書き込み、一方ではビット線２７４及び２７６を使用して、メモリセル２６０及び２６２にそれぞれ同じ補数データを書き込む。５２０において、ビット線２７０及び２７２をコンパレータ回路２４０の入力に接続し、ビット線２７４及び２７６はコンパレータ回路２４４の入力に接続する。５３０において、メモリセル２６０から読み出すためにビット線２７０及び２７４を使用し、メモリセル２６２から読み出すためにビット線２７２及び２７６を使用して、メモリセル２６０及び２６２の両方に書き込まれた同じデータと補数とを読み出す。コンパレータ回路２４０がデータを読み出している間に、ビット線２７０と２７２との間に実質的な電圧差を検出すると、ラッチ２４２によってこの事実の表示をラッチする。これに対して、コンパレータ回路２４４がデータの補数を読み出している間に、ビット線２７４と２７６との間の実質的な電圧差を検出すると、ラッチ２４４によってこの事実の表示をラッチする。５６０において、更にメモリセルを試験する場合には、次に５１０において、別の同じ値の組を別のメモリセルの組に書き込む。或いは、一方の試験においては高い状態にプリチャージし、他方の試験においては低い状態にプリチャージするビット線２７０、２７２、２７４、及び２７６を用いて、メモリセル２６０及び２６２に対して試験を繰り返すことができる。
【００２７】
図６は、本発明の更に別の実施形態のフローチャートである。ビット線の組を使用してメモリアレイのデータ及びその補数の両方のビットを書き込み及び読み出すメモリセルの試験は６００からスタートする。６１０において、メモリアレイの１組のメモリセルに同じ値を書き込み、６２０において、メモリセルの組の各メモリセルに結合された、データ及び補数データの対応するビット線の組をコンパレータ回路の入力に接続する。次に６３０において、コンパレータ回路によって使用される電圧基準を設定する。６４０において、メモリセルの組から同じ値を読み出し、データ及びその補数の対応するビット線の組の電圧レベルを比較する。６５０において、対応するビット線の組の電圧レベルに実質的な差が検出された場合、６６０において、実質的な差を検出したことをラッチする。しかしながら、このような実質的な差が６５０において検出されたかどうかに関係なく、６７０において、試験されるべきメモリセルがもう存在しない場合には、試験は終了する。さもなければ、６１０において、メモリセルの別の組に対して試験を繰り返す。或いは、同じデータの読み出すの間に高いプリチャージと低いプリチャージの両方でビット線を試験することが望ましい場合には、試験を繰り返すことができる。
【００２８】
実施例として、図３と図６の両方を様々に参照すると、セル３６０及び３６２をビット線の組を用いて書き込み及び読み出す場合、特にビット線３７０及び３７２をデータの書き込み及び読み出しに使用する場合には、ビット線３７４及び３７６をデータの補数の書き込み及び読み出しに使用する。６１０において、同じデータをメモリセル３６０及び３６２にそれぞれ書き込むために、ビット線３７０及び３７２を使用して、メモリセル３６０及び３６２に同じ値を書き込み、一方ではビット線３７４及び３７６を使用して、メモリセル３６０及び３６２にそれぞれ同じ補数データを書き込む。６２０において、ビット線３７０及び３７２を減算回路３９０の入力に接続し、該減算回路はコンパレータ３４０及び３４１と共にコンパレータ回路を構成する。これに対して、ビット線３７４及び３７６を減算回路３９２の入力に接続し、該減算回路はコンパレータ３４４及び３４５と共にコンパレータ回路を構成する。６３０において、コンパレータ３４０及び３４１の入力に結合された電圧基準＋ｖｒｅｆと、コンパレータ３４４及び３４５の入力に結合された電圧基準−ｖｒｅｆを両方とも設定する。６４０において、以前にメモリセル３６０及び３６２に書き込まれた同じデータ及びそのデータの補数を、メモリセル３６０から読み出すためにビット線３７０及び３７４を用いて読み出し、メモリセル３６２から読み出すためにビット線３７２及び３７６を用いて読み出す。６５０において、対応するビット線３７０及び３７２、又はビット線３７４及び３７６の組の電圧レベルに実質的な差が検出された場合、６６０において、ラッチ３４２、３４３、３４６、又は３４７の適切な１つによって、この発生がラッチされる。
【００２９】
より具体的には、減算回路３９０は、ビット線３７０の電圧をビット線３７２の電圧から減算し、結果として生じる差を表す電圧をコンパレータ３４０及び３４１の両方の入力に出力する。ビット線３７０及び３７２間の電圧レベルに差がある場合、減算器回路３９０の出力は、ビット線３７０又は３７２のいずれの電圧レベルが高いかによって、負又は正のいずれかである非ゼロ電圧レベルとなる。コンパレータ３４０は減算回路３９０からのこの出力を比較し、出力の電圧レベルが＋ｖｒｅｆより高い場合、ラッチ３４２によってこのことの表示がラッチされる。同様に、コンパレータ３４１は減算回路３９０からの出力を比較し、出力の電圧レベルが−ｖｒｅｆより低い場合、ラッチ３４３によってこのことの表示がラッチされる。これに対して、減算回路３９２は、ビット線３７４及び３７６の電圧レベル間の差を表す出力をコンパレータ３４４及び３４５の入力に与え、次に、該コンパレータは、それぞれ＋ｖｒｅｆ及び−ｖｒｅｆに対してこの出力を比較し、この出力レベルが＋ｖｒｅｆよりも高いか、又は−ｖｒｅｆよりも低いかのを示す表示をそれぞれラッチ３４６及び３４７によってラッチする。
【００３０】
６７０において、更にメモリセルを試験する場合には、次に６１０において、別の同じ値の組を別のメモリセルの組に書き込む。或いは、一方の試験においては高い状態にプリチャージし、他方の試験においては低い状態にプリチャージするビット線３７０、３７２、３７４、及び３７６を用いて、メモリセル３６０及び３６２に対して試験を繰り返すことができる。
【００３１】
本発明を好適な実施形態に関連して説明してきた。前述の説明に照らして、種々の代替、変更、変形、及び使用が当業者には理解されるであろうことは明白である。本発明が電子デバイスの他の機能に支援されて実施することができることは当業者によって理解されるであろう。
【００３２】
本発明の実施例の実施形態は、ひとつにはビット線によってアクセス可能なメモリアレイの内容で説明されている。しかしながら、本発明は広範な電子デバイス、マイクロエレクトロニクスデバイス、及びマイクロメカニカルデバイスに適用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態のブロック図である。
【図２】本発明の別の実施形態のブロック図である。
【図３】本発明の更に別の実施形態のブロック図である。
【図４】本発明の一実施形態のフローチャートである。
【図５】本発明の別の実施形態のフローチャートである。
【図６】本発明の更に別の実施形態のフローチャートである。

Claims (18)

1. 第１のビット線に結合された第１のメモリセルと、
   第２のビット線に結合された第２のメモリセルと、
   前記第１及び第２のメモリセルに結合され、該第１及び第２のメモリセルへのアクセスを可能にするアドレスデコーダと、
   前記第１及び第２のビット線に結合され、前記第１のビット線上の前記第１のメモリセルから及び前記第２のビット線上の前記第２のメモリセルからデータが出力されたときに、前記第１のビット線の電圧レベルを前記第２のビット線の電圧レベルと比較するコンパレータ回路と、
   を備える装置。
2. 前記アドレスデコーダがメモリアドレスの部分をデコードすることを特徴とする請求項１に記載の装置。
3. 前記第１及び第２のメモリセルがダイナミックＲＡＭのメモリセルであることを特徴とする請求項１に記載の装置。
4. 前記第１及び第２のメモリセルがスタティックＲＡＭのメモリセルであることを特徴とする請求項１に記載の装置。
5. 前記コンパレータ回路が前記第１のビット線に結合された第１の入力と、前記第２のビット線に結合された第２の入力とを備えたシングルコンパレータからなることを特徴とする請求項１に記載の装置。
6. 前記コンパレータの出力は、前記第１のビット線の電圧レベルが前記第２のビット線の電圧レベルと実質的に異なることを示す表示を記憶するようにラッチに結合されていることを特徴とする請求項５に記載の装置。
7. 前記ラッチのトリガされる時間が調整可能であることを特徴とする請求項６に記載の装置。
8. 前記第１のビット線の電圧レベルが前記第２のビット線の電圧レベルと実質的に異なることを示す表示が生じる時は何時でも、該表示をラッチするようにトリガされるスティッキーラッチであることを特徴とする請求項６に記載の装置。
9. 前記コンパレータ回路が、
   前記第１のビット線に結合された第１の入力と前記第２のビット線に結合された第２の入力とを有する減算回路と、
   前記減算回路の出力に結合された第１のコンパレータと、
   前記減算回路の出力に結合された第２のコンパレータと
   を含むことを特徴とする請求項１に記載の装置。
10. 前記第１のコンパレータの出力が、前記第１のビット線と前記第２のビット線の間の電圧レベルの差が第１の基準電圧を超えることを示す表示を記憶するように第１のラッチに結合され、
    前記第２のコンパレータの出力が、前記第１のビット線と前記第２のビット線の間の電圧レベルの差が第２の基準電圧を下回ることを示す表示を記憶するように第２のラッチに結合される
    ことを特徴とする請求項９に記載の装置。
11. 前記第１及び第２の基準電圧が調整可能であることを特徴とする請求項１０に記載の装置。
12. 前記第１及び第２のラッチのトリガされる時間が調整可能であることを特徴とする請求項１０に記載の装置。
13. 前記第１及び第２のラッチが、スティッキーラッチであり、その結果、前記第１のラッチは、前記第１及び第２のビット線間の電圧レベルの差が前記第１の基準電圧を超えたことを示すあらゆる表示もラッチし、前記第２のラッチは、前記第１及び第２のビット線間の電圧レベルの差が前記第２の基準電圧を下回ったことを示すあらゆる表示をもラッチすることを特徴とする請求項１０に記載の装置。
14. 第１及び第２のメモリセルに同じ値を書き込み、
    第１のメモリセルを第１のビット線に結合し、
    第２のメモリセルを第２のビット線に結合し、
    前記第１及び第２のビット線をコンパレータ回路の入力に結合し、
    前記第１のビット線を介して前記第１のメモリセルから、及び前記第２のビット線を介して前記第２のメモリセルから同じ値を読み出し、
    前記第１及び第２のビット線の電圧レベルを比較する
    ことを含む方法。
15. 前記第１のビット線の電圧レベルが前記第２のビット線の電圧レベルと実質的に異なることを示す、前記コンパレータ回路からの表示をラッチすることを更に含む請求項１４に記載の方法。
16. 前記第１のビット線と前記第２のビット線間の電圧レベルの差が実質的である程度を設定することを更に含む請求項１４に記載の方法。
17. メモリアレイ内のコンパレータ回路であって、
    前記メモリアレイ内の第１のメモリセルに結合された第１のビット線に結合された第１の入力と、
    前記メモリアレイ内の第２のメモリセルに結合された第２のビット線に結合された第２の入力と、
    スティッキーラッチに結合された出力と、
    を備えるコンパレータ回路。
18. 前記コンパレータ回路が、前記第２のビット線を切り離して、前記メモリアレイ内の前記第１のメモリセルに結合された第３のビット線を接続するマルチプレク
    サに結合されていることを特徴とする請求項１７に記載のコンパレータ回路。

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