JPS63296410A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS63296410A JPS63296410A JP62132200A JP13220087A JPS63296410A JP S63296410 A JPS63296410 A JP S63296410A JP 62132200 A JP62132200 A JP 62132200A JP 13220087 A JP13220087 A JP 13220087A JP S63296410 A JPS63296410 A JP S63296410A
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- Japan
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- Pending
Links
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- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、駆動回路に関し、特に出力電流が過大になら
ないように制限される駆動回路に関する。
ないように制限される駆動回路に関する。
駆動回路の負荷ショート時の保護としては、出力トラン
ジスタの出力電流を検出し、出力ｉｔ流がある設定レベ
ルを越えると、出力電流がそれ以上流れない様に電流制
限を掛けるか、又は出力をＯＦＦさせる様になっている
。
ジスタの出力電流を検出し、出力ｉｔ流がある設定レベ
ルを越えると、出力電流がそれ以上流れない様に電流制
限を掛けるか、又は出力をＯＦＦさせる様になっている
。
第４図に従来の駆動回路の一例を示す。
第４図に示す従来回路において、１は入力端子、２は電
源端子、３は出力端子、４は比較回路、５は比較回路の
基準電圧源（この基準電圧を”ＲＥＦ＋とする。）であ
る。また、Ｒ１〜Ｒ，は抵抗（これらの抵抗値Ｔ）Ｒｔ
〜Ｒ，で表わす）、Ｒｔ、は負荷抵抗ｂ Ｑｈ〜Ｑ６は
ＮＰＮ ）ランジスタを示す。第４図に示す従来の駆動
回路の動作としては、入力端子１にハイレベルの電圧が
印加されると出力トランジスタＱ６ が動作し、負荷抵
抗几りを駆動し、出力電流工・ が流れる。
源端子、３は出力端子、４は比較回路、５は比較回路の
基準電圧源（この基準電圧を”ＲＥＦ＋とする。）であ
る。また、Ｒ１〜Ｒ，は抵抗（これらの抵抗値Ｔ）Ｒｔ
〜Ｒ，で表わす）、Ｒｔ、は負荷抵抗ｂ Ｑｈ〜Ｑ６は
ＮＰＮ ）ランジスタを示す。第４図に示す従来の駆動
回路の動作としては、入力端子１にハイレベルの電圧が
印加されると出力トランジスタＱ６ が動作し、負荷抵
抗几りを駆動し、出力電流工・ が流れる。
ここで、負荷抵抗ＲＬのインピーダンスが下がるか、負
荷ショートとなり、出力電流工０が増加し、抵抗Ｒ８の
電圧降下（以下ｖ８ で表わす）がＶＢ ＝Ｒ４Ｘ
Ｉ ｏ ｉ Ｖ ＲＥｒｘとなると、比較回路４が動作
し、出力電流ＩＯをＩｏ ””ＶＲＥＦＩ ／ＲｒＢの
一定値になる機制御し、出力トランジスタの過電流によ
る破壊を防止している。
荷ショートとなり、出力電流工０が増加し、抵抗Ｒ８の
電圧降下（以下ｖ８ で表わす）がＶＢ ＝Ｒ４Ｘ
Ｉ ｏ ｉ Ｖ ＲＥｒｘとなると、比較回路４が動作
し、出力電流ＩＯをＩｏ ””ＶＲＥＦＩ ／ＲｒＢの
一定値になる機制御し、出力トランジスタの過電流によ
る破壊を防止している。
上述した従来の駆動回路において、負荷抵抗ＲＬのイン
ピーダンスが下がった場合、又は負荷ショートの場合は
、比較回路４を含む電流制限回路が動作し、出力電流１
． は一定値に保たれるが、負荷の状態を検出する事
は出来ない。
ピーダンスが下がった場合、又は負荷ショートの場合は
、比較回路４を含む電流制限回路が動作し、出力電流１
． は一定値に保たれるが、負荷の状態を検出する事
は出来ない。
本発明は、電流制限回路により、負荷ショートの場合に
出力！ｆｉＩｏ を一定に保つだけでなく。
出力！ｆｉＩｏ を一定に保つだけでなく。
負荷ショート、負荷オープンの様な負荷の状態が正常か
異常かを検出出来る端子を備えた駆動回路を提供する事
を目的とする。
異常かを検出出来る端子を備えた駆動回路を提供する事
を目的とする。
本発明は、負荷と、出力端子と、入力端子に印加される
入力電圧により制御される出力トランジスタと、出力電
流検出用の抵抗とが電源に直列に接続され、前記抵抗の
電圧降下により前記出力トランジスタを制御して前記負
荷のインピーダンスが異常に低下した時に出力′Ｐｔｇ
が過大になるのを防止する電流制御回路とを備えた駆動
回路において、 前記出力端子の電圧と第１の基準電圧とを比較して前記
負荷のインピーダンスが異常に低下したことを検出する
第１の比較回路と、前記出力端子の電圧と第２の基準電
圧とを比較して前記負荷のインピーダンスが異常に高く
なったことを検出する第２の比較回路とを含んで構成さ
れる。
入力電圧により制御される出力トランジスタと、出力電
流検出用の抵抗とが電源に直列に接続され、前記抵抗の
電圧降下により前記出力トランジスタを制御して前記負
荷のインピーダンスが異常に低下した時に出力′Ｐｔｇ
が過大になるのを防止する電流制御回路とを備えた駆動
回路において、 前記出力端子の電圧と第１の基準電圧とを比較して前記
負荷のインピーダンスが異常に低下したことを検出する
第１の比較回路と、前記出力端子の電圧と第２の基準電
圧とを比較して前記負荷のインピーダンスが異常に高く
なったことを検出する第２の比較回路とを含んで構成さ
れる。
欠に、本発明について図面を参照して具体的に説明する
。
。
第１図は本発明の一実施例を示すものであり。
第４図と同一の番号及び記号は同一のものを示す。
第１図においてトランジスタＱｌ、 Ｑｚ 、 Ｑｓ
、 Ｑ４は、入力端子１に印加される信号のハイ、ロウ
に応じて出力トランジスタＱｓ 、 Ｑ＝を制御する回
路を構成し、入力端子１にハイレベルの信号が印加され
ると出力トランジスタＱｓ 、 Ｑｓが動作し、負荷抵
抗比りを駆動する。また、抵抗比８、 比較回路４、基
準電圧源５から成る回路は電流制限回路でるり、負荷抵
抗Ｒ＋Ｌのインピーダンスが下がるか、負荷シッートと
なって出力電流が増加しようとしても、一定の電流に抑
える様に動作する。
、 Ｑ４は、入力端子１に印加される信号のハイ、ロウ
に応じて出力トランジスタＱｓ 、 Ｑ＝を制御する回
路を構成し、入力端子１にハイレベルの信号が印加され
ると出力トランジスタＱｓ 、 Ｑｓが動作し、負荷抵
抗比りを駆動する。また、抵抗比８、 比較回路４、基
準電圧源５から成る回路は電流制限回路でるり、負荷抵
抗Ｒ＋Ｌのインピーダンスが下がるか、負荷シッートと
なって出力電流が増加しようとしても、一定の電流に抑
える様に動作する。
−万、比較回路８．基準電圧源７（この基準電圧をＶＲ
ＥＦＩ とする）、比較回路９、基準電圧源１０（こ
の基準電圧をｖｕｚｒｓ とする）、及び比較回路８
、比較回路９の論理和を出力するＯＲ回路１１により構
成される検出回路が出力端子３に接続されている。
ＥＦＩ とする）、比較回路９、基準電圧源１０（こ
の基準電圧をｖｕｚｒｓ とする）、及び比較回路８
、比較回路９の論理和を出力するＯＲ回路１１により構
成される検出回路が出力端子３に接続されている。
次に、本実施例の動作を第１図及び第２図、第３図を用
いて説明する。
いて説明する。
第２図において、定常動作時では、入力電圧が時間１ｏ
でハイレベルになると、出力トランジスタＱｓ 、
Ｑｓが動作し出力・間流ＩＧ が流れる。この時の
出力電流ＩＯ２出力電圧ｖｏは Ｉｏ＝Ｖｃｃ −（Ｖｎｚ Ｑｓ ＋ ＶＣＥ（５ａｔ
）Ｑ５） ） ／（Ｒｔ、 ＋Ｒａ ）［Ａ］ （
１）式 Ｖｅ＝Ｖｎｘ Ｑｓ ＋Ｖｃｇ（ｓａｔ） Ｑｓ ＋Ｒ
ｓＸ Ｉｏ ＣＶＩ （２）式で定義される。
でハイレベルになると、出力トランジスタＱｓ 、
Ｑｓが動作し出力・間流ＩＧ が流れる。この時の
出力電流ＩＯ２出力電圧ｖｏは Ｉｏ＝Ｖｃｃ −（Ｖｎｚ Ｑｓ ＋ ＶＣＥ（５ａｔ
）Ｑ５） ） ／（Ｒｔ、 ＋Ｒａ ）［Ａ］ （
１）式 Ｖｅ＝Ｖｎｘ Ｑｓ ＋Ｖｃｇ（ｓａｔ） Ｑｓ ＋Ｒ
ｓＸ Ｉｏ ＣＶＩ （２）式で定義される。
但し、ｖｃｃ：端子２に印加される電源電圧ＶＣＥ（Ｓ
ａｔ） ： トランジスタコレクタ、エミッタ間飽和電
圧 Ｖ’ｎｉｃ：トランジスタベース、エミッタ間電圧 時間ｔｅｘｔｌ において、抵抗Ｒ８の電圧降下ｖｓが
基準電圧ＶＲｇＦｘより小さい為、電流制限回路は動作
しない。また、負荷抵抗比りが正常の時にＶＯ＜ＶＩＬ
ＥＦ！ となるように基準電圧ｖｕｇｒｔが設定され
ている為、比較回路８の出力はロウレベルとなっている
。また、負荷抵抗比りが正常の時に■ｏ〉■ＲＥＦｓ
となるように基準電圧”ＲＥＦ２が設定されている為
、比較回路９の出力はロウレベルとなっている。従って
第２図における時間１（、〜１１↓ において、ＯＲ，回路、１１の出力すなわち出力端６の
出力電圧ｖ８ はロウレベルとなる。
ａｔ） ： トランジスタコレクタ、エミッタ間飽和電
圧 Ｖ’ｎｉｃ：トランジスタベース、エミッタ間電圧 時間ｔｅｘｔｌ において、抵抗Ｒ８の電圧降下ｖｓが
基準電圧ＶＲｇＦｘより小さい為、電流制限回路は動作
しない。また、負荷抵抗比りが正常の時にＶＯ＜ＶＩＬ
ＥＦ！ となるように基準電圧ｖｕｇｒｔが設定され
ている為、比較回路８の出力はロウレベルとなっている
。また、負荷抵抗比りが正常の時に■ｏ〉■ＲＥＦｓ
となるように基準電圧”ＲＥＦ２が設定されている為
、比較回路９の出力はロウレベルとなっている。従って
第２図における時間１（、〜１１↓ において、ＯＲ，回路、１１の出力すなわち出力端６の
出力電圧ｖ８ はロウレベルとなる。
次に、第２図の時間ｔ１％ｔ、において負荷抵抗ＲＬの
インピーダンスが下がり、出力電流工ｏ が増加し、
工◎ＸＲｓ ＞ ＶＲｇＩＦｘとなると比較回路４によ
り電流制限回路が動作し、出力電流を一定値に保つ。こ
こで１時間１１−１．における出力電流Ｉｏｌ、出力電
圧ｖｏ′は、次式で定義される。
インピーダンスが下がり、出力電流工ｏ が増加し、
工◎ＸＲｓ ＞ ＶＲｇＩＦｘとなると比較回路４によ
り電流制限回路が動作し、出力電流を一定値に保つ。こ
こで１時間１１−１．における出力電流Ｉｏｌ、出力電
圧ｖｏ′は、次式で定義される。
Ｉｏ’＝Ｖｎｚｙｘ／Ｒｓ ［Ａ］
（３）式ＶＯ’＝Ｖ’ＣＣ−ＲＬ Ｘ Ｉｏ’
（Ｖ〕（４）式この時、ＶＲＥＦ２ （Ｖ、）’となる
ため、比較回路８の出力電圧はハイレベルとなる。また
、比較回路９はｓ Ｖｍｐｓ （ｖｏ’の為、出力電圧
がロウレベルのままである。従りて、０１を回路１１の
出力すなわち端子６の出力電圧■６ は、時間ｔ１〜ｔ
２ においてハイレベルとなる。
（３）式ＶＯ’＝Ｖ’ＣＣ−ＲＬ Ｘ Ｉｏ’
（Ｖ〕（４）式この時、ＶＲＥＦ２ （Ｖ、）’となる
ため、比較回路８の出力電圧はハイレベルとなる。また
、比較回路９はｓ Ｖｍｐｓ （ｖｏ’の為、出力電圧
がロウレベルのままである。従りて、０１を回路１１の
出力すなわち端子６の出力電圧■６ は、時間ｔ１〜ｔ
２ においてハイレベルとなる。
また、第２図に示す時間ｔ２〜ｔ３ は、時間１．〜ｔ
１ と同様の動作である。
１ と同様の動作である。
次に第３図において１時間ｔｏｘｔｌ の動作は第２図
に示す時間ｔｏ −ｘｔｌ の動作と同様でめる。
に示す時間ｔｏ −ｘｔｌ の動作と同様でめる。
時間ｔｌｘｔ！ において負荷抵抗ＲＩＩ、がオープン
になると、出力電流’Ｏｓ出力電圧Ｖｏ ともにＯＡ
。
になると、出力電流’Ｏｓ出力電圧Ｖｏ ともにＯＡ
。
ＯＶとなり％ ＶＲＥＦ３ ＞ Ｖｏ となるため、
比較回路９の出力はハイレベルとなる。また、比較回路
８はＶＲｚｐｚ 、＞ Ｖ６であり、出力がロウレベル
である。
比較回路９の出力はハイレベルとなる。また、比較回路
８はＶＲｚｐｚ 、＞ Ｖ６であり、出力がロウレベル
である。
従って、ＯＲ回路１１の出力、すなわち端子６の出力電
圧ｖ６ はハイレベルとなる。
圧ｖ６ はハイレベルとなる。
以上述べた様に、０几回路１１の出力は、負荷抵抗ＲＬ
がシフート又はオープンというように異常になると正常
負荷時に対してハイレベルを出力する。
がシフート又はオープンというように異常になると正常
負荷時に対してハイレベルを出力する。
以上説明した様に本発明の駆動回路によれば、負荷のイ
ンピーダンスが異常に低下した場合に出力電流を一定に
保つ機制御するだけではなく、負荷シヲート、負荷オー
プン等の異常負荷を検出する事が可能となる。
ンピーダンスが異常に低下した場合に出力電流を一定に
保つ機制御するだけではなく、負荷シヲート、負荷オー
プン等の異常負荷を検出する事が可能となる。
従って例えば１本発明をマイコンで駆動した場合におい
て、マイコンによって第１および第２の比較回路の出力
の論理和及び入力電圧をモニターする様にすれば、負荷
異常の警告を出す事、又は駆動回路をマイコンによりオ
フさせる事が可能となる。
て、マイコンによって第１および第２の比較回路の出力
の論理和及び入力電圧をモニターする様にすれば、負荷
異常の警告を出す事、又は駆動回路をマイコンによりオ
フさせる事が可能となる。
第１図は本発明の一実施例を示す回路図、第２図および
第３図は第１図に示す実施例の各部の動作波形の図、第
４図は従来の駆動回路を示す回路図である。 １・・・・・・入力端子、２・・・・・・電源端子、３
・・・・・・出力端子、４． ８． ９・・・・・・比
較回路、 ５． ７． １０・・・・・・比較回路基準
電圧、６・・・・・・ＯＲ回路出力端子、１１・・・・
・・ＯＲ回路ｓ Ｑｓ〜Ｑ６・・・・・・トランジスタ
、Ｒ１−Ｒ８・・・・・・抵抗。 茅 ２ 図 等 ３ 又 千 ７ 図
第３図は第１図に示す実施例の各部の動作波形の図、第
４図は従来の駆動回路を示す回路図である。 １・・・・・・入力端子、２・・・・・・電源端子、３
・・・・・・出力端子、４． ８． ９・・・・・・比
較回路、 ５． ７． １０・・・・・・比較回路基準
電圧、６・・・・・・ＯＲ回路出力端子、１１・・・・
・・ＯＲ回路ｓ Ｑｓ〜Ｑ６・・・・・・トランジスタ
、Ｒ１−Ｒ８・・・・・・抵抗。 茅 ２ 図 等 ３ 又 千 ７ 図
Claims (1)
- 【特許請求の範囲】 負荷と、出力端子と、入力端子に印加される入力電圧に
より制御される出力トランジスタと、出力電流検出用の
抵抗とが電源に直列に接続され、前記抵抗の電圧降下に
より前記出力トランジスタを制御して前記負荷のインピ
ーダンスが異常に低下した時に出力電流が過大になるの
を防止する電流制御回路とを備えた駆動回路において、 前記出力端子の電圧と第１の基準電圧とを比較して前記
負荷のインピーダンスが異常に低下したことを検出する
第１の比較回路と、前記出力端子の電圧と第２の基準電
圧とを比較して前記負荷のインピーダンスが異常に高く
なったことを検出する第２の比較回路とを含むことを特
徴とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132200A JPS63296410A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132200A JPS63296410A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296410A true JPS63296410A (ja) | 1988-12-02 |
Family
ID=15075735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132200A Pending JPS63296410A (ja) | 1987-05-27 | 1987-05-27 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296410A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340517A (ja) * | 1989-07-06 | 1991-02-21 | Mitsubishi Electric Corp | パワーデバイスの駆動・保護回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348975U (ja) * | 1976-09-30 | 1978-04-25 | ||
| JPS5596728A (en) * | 1979-01-17 | 1980-07-23 | Toshiba Corp | Load driving circuit |
| JPS61124227A (ja) * | 1984-11-19 | 1986-06-12 | 日産自動車株式会社 | 負荷状態判別装置 |
-
1987
- 1987-05-27 JP JP62132200A patent/JPS63296410A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348975U (ja) * | 1976-09-30 | 1978-04-25 | ||
| JPS5596728A (en) * | 1979-01-17 | 1980-07-23 | Toshiba Corp | Load driving circuit |
| JPS61124227A (ja) * | 1984-11-19 | 1986-06-12 | 日産自動車株式会社 | 負荷状態判別装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340517A (ja) * | 1989-07-06 | 1991-02-21 | Mitsubishi Electric Corp | パワーデバイスの駆動・保護回路 |
| JP2643459B2 (ja) * | 1989-07-06 | 1997-08-20 | 三菱電機株式会社 | パワーデバイスの駆動・保護回路 |
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