JPS63292487A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来の技術 従来の半導体メモリは機能テストを行なう際。

アドレスビンから全メモリセルに対応する全アドレスを
順次入力して、データピンから任意のデータを書き込み
又読み出す手法をとっており、テスト時間を短縮する方
法としては、１ビットごとに読み出す通常の読み出し手
段とは別に、内部で読み出された複数ビットのメモリセ
ルの記憶データの一致、不一致を外部に出力し、複数メ
モリセルの機能テストを同時に行う方法が用いられてい
る。

発明が解決しようとする問題点 ところが、このような半導体記憶装置のテスト機能にお
いては、外部から順次アドレスを入力する必要があシ、
テスト時間の増加になる。また。

この方法では、不良メモリセルのアドレスを知る必要が
ある場合、同時にテストされる複数メモリセルを再度通
常読み出し手段によって１ピツトずつ読み出し判定しな
ければならないので、テスト時間を短縮するために同時
にテストするメモリセルの数を増加させると不良メモリ
セルのアドレスの判定に必要な時間が増加する。

本発明は、このような従来の問題点を解消するものであ
り、一度の読み出し動作で複数のメモリセルのテストを
行ない、かつ１ビットごとのテストを可能にするもので
ある。

問題点を解決するための手段 本発明の半導体記憶装置は、Ｎビットのデータを生成し
出力するテストデータ発生回路と、前記テストデータ発
生回路から出力されるＮビットのデータを記憶し並列に
出力しＮビットのメモリセルに書き込み用シフトレジス
タと、Ｎビットのメモリセルから読み出されたＮビット
のデータを並列に記憶し順次１ビットずつ出力する読み
出し用シフトレジスタと、前記団き込み用レジスタと前
記読み出し用レジスタから順次出力される２ビットのデ
ータを比較してその一致、不一致を検出する論理回路と
、前記Ｎビットのメモリセルを選択するためのアドレス
を発生するアドレス発生回路を備えるものである。

作用 本発明の半導体記憶装置は、テスト時に、テストデータ
発生回路から出力されるＮビットのデータを書き込み用
シフトレジスタに記憶し、アドレス発生回路から出力さ
れるアドレスによって選択されたＮビットのメモリセル
に書き込み用シストレジスタのデータをＮビット並列に
書き込み、このＮビットのメモリセルに書き込まれたデ
ータを読み出して読み出し用シフトレジスタに記憶し。

次に書き込み用シフトレジスタと読み出し用シフトレジ
スタから対応するデータを順次出力し、論理回路によっ
て比較することにより、一度の書き込み読み出し動作で
複数のメモリセルのテストを行ない、かつ１ビットごと
のメモリセルのテストが可能になる。

実施例 以下、本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例を示している。第１図におい
て、メモリセルアレＴ１は複数のメモリセルをマトリッ
クス状に配列したもので、ここでは説明を簡単にするた
めに１６ピツトのメモリセル２ないし１７を４×４のマ
トリックス状に配列したものについて示してあり、横方
向には４本のビット線１８ないし２１が、また縦方向に
は４本のワード線２２ないし２６が設けられている。外
部アドレス入力端子２７．２８と、アドレス発生回路２
９の出力はマルチプレクサ３ｏに入力され。

マルチプレクサ３ｏの出力は行デコーダ２ｅに入力され
ており、この行デコーダ２６によって４本のワード線２
２ないし２５のうちの１本を選択する。マルチプレクサ
３ｏは、テスト制御回路３２から出力されるアドレス切
換信号３２が１のときは外部アドレス入力端子２７．２
８の入力を出力し、アドレス切換信号３１が０のときア
ドレス発生回路２９の出力を出力する。行デコーダ２６
は。

入力されるアドレスの上位ビットが０．下位ビットが０
のときワード線２’２　’ｉ、上位ビットが０゜下位ビ
ットが１のときワード線２３を、上位ビットが１．下位
ビットが０のときワード線２４を、上位ビット、下位ビ
ットともに１のときワード線２６を選択する。アドレス
発生回路２９から出力されるアドレスのうち下位ビット
はテストデータ発生回路３３にも入力されている。テス
トデータ発生回路３３の出力は、テストデータリセット
信号３４が１になるとアドレス発生回路３３からの下位
アドレスの値に初期化され、クロック３６が立ち下る毎
に０と１を交互に出力する。テストデータ発生回路３３
の出力は、書き込み用シフトレジスタ３６に入力され、
クロック３５が立ち下る毎にデータをシフトする。書き
込み用シフトレジスタ３６の並列出力は、書き込み用ス
イッチングトランジスタ３９ないし４ｏによつてビット
線１８ないし２１と接続されており、書き込み用スイッ
チングトランジスタ３７ないし４０は書き込み信号４１
によって制御されている。読み出し用シフトレジスタ４
２は読み出しトランジスタ４３ないし４θによってビッ
ト線に接続されておシ、読み出しトランジスタ４３ない
し４６は読み出し信号４了によって制御されている。読
み出し用シストレジスタ４２は、ロード信号４８が１の
とき読み出しトランジスタ４３ないし４６からのデータ
を記憶しロード信号４日が０のときはクロック３６の立
ち下シごとにシフト動作を行う。書き込み用シフトレジ
スタ３６の直列出力と読み出し用シフトレジスタ４２の
直列出力は論理回路５２に入力され、この２つのデータ
が一致しているときは０を、不一致のときは１を外部出
力端子６３に出力する。第２図に論理回路６２の一回路
例を示す。入力端子５５．Ｅ５６かもの入力が一致して
いれば出力端子６３に０が、不一致ならば１が出力され
る。

次に第１図に示したこの発明の一実施例の動作の概略に
ついて説明する。

テストモード切換信号入力端子４９からの入力が１のと
きは、アドレス切換信号３１が１で、行デコーダには、
外部アドレス入力端子２７．２８からの入力が入力され
ている。また、アドレスリセット信号６０が１でアドレ
ス発生回路２９の出力は２ビットとも０になっている。

テストデータリセット信号３４も１になっている。

まず、書き込み動作を行なう。外部書き込み信号入力端
子６４からの入力が０で、テストモード切換信号入力端
子４９からの入力が０になるとアドレス切換信号３１が
０になシ、マルチプレクサ３０の出力がアドレス発生回
路２９の出力に切り換シ、まずワード線２２が選択され
る。また、アドレスリセット信号５０とテストデータリ
セット信号３４も０になる。アドレス発生回路２９の出
力の下位ビットは０であるのでテストデータ発生回路は
０を出力している。次にクロック３６が１回立ち上り立
ち下ると、書き込み用シフトレジスタの１ビット目は０
になりテストデータ発生回路３３の出力は１になる。さ
らに１回クロック３５が立ち上り立ち下ると、書き込み
用シフトレジスタ３６０２ビット目が０．１ビット目が
１、テストデータ発生回路３３の出力が０になる。クロ
ック３５が４回の立ち上り立ち下シを繰シ返すと。

書き込み用シフトレジスタ３６の出力は０１ｏ１となる
。次に書き込み信号４１が１になり、書き込み用シフト
レジスタ３６の並列出力は書き込み用スイッチングトラ
ンジスタ３７ないし４ｏを通してビット線１８ないし２
１に出力され、ワード線２２によって選択されたメモリ
セル２ないし６に書き込まれる。次にアドレスクロック
５１にパルスが出力され、アドレス発生回路の出力が上
位が０、下位が１になり、テストデータリセット信号３
４が一定時間の間１になり、テストデータ発生回路３３
の出力が１になる。引き続いてクロック３６が４回立ち
上シ立ち下りを繰シ返すと、書き込み用シフトレジスタ
３８の出力は１０１０となる。書き込み信号４１が１に
なるとこの出力は。

メモリセル６ないし９に書き込まれる。これを繰シ返し
て全メモリセルへの書き込みを行うとメモリセル２ない
し１７には第３図に示しだようなチェッカボードパター
ンを書き込んだことになる。

次に読み出し動作を行なう。外部書き込み信号入力端子
５４から１を入力したままテストモード切換信号入力端
子４９から０を入力すると、書き込み動作の場合と全く
同様に、まずワード線２２が選択され、書き込み用シフ
トレジスタ３６にデータ０１０１が書き込まれる。次に
、読み出し信号４７が１になシ、読み出しトランジスタ
４３ないし４ｅを通してメモリセル２ないし６に記憶さ
れているデータが読み出し用シフトレジスタ４２に入力
される。ついてロード信号４８が一定期間１になシ、読
み出し用シフトレジスタ４２にデータが記憶される。そ
の後、クロック４８にパルスが入るごとに書き込み用シ
フトレジスタ３６と読み出し用シフトレジスタ４２の直
列出力が論理回路５２に入力される。もし、その出力に
対応するメモリセルが正常に機能していれば書き込み用
シフトレジスタ３６の出力と読み出し用シフトレジスタ
４２の出力は一致しているはずであり、外部出力端子６
３には０が出力される。もし、メモリセルが正常に機能
していなければ書き込み用シフトレジスタ３６の出力と
読み出し用シフトレジスタ４２の出力は一致せず、外部
出力端子６３には１が出力され、対応するメモリセルが
不良であることがわかる。これを繰り返して全メモリセ
ルの読み出しを行うことによって、全メモリセル２ない
し１７の機能テストを行うことができる。

以上のように、４ビットのデータを一度書き込み用シフ
トレジスタに入力しておき、一度に４ビットのメモリセ
ルに書き込み、読み出しも一度の読み出し動作で４ビッ
ト読み出し、比較するためテスト時間を大幅に短縮する
ことができる。また、テストは複数ビットの一致、不一
致によるのではなく１ビットごとに行なうのでチェッカ
ボードパターンによるテストが容易に行え、不良メモリ
セルのアドレスも容易に判定できる。

発明の効果 以上のように、本発明によれば、一度の書き込み動作で
複数のメモリセルへの書き込みが同時に行え、一度の読
み出し動作で複数のメモリセルからの読み出しが行える
ために機能テストに要する時間の大幅な短縮が実現でき
、しかも１ビットの出力を見るだけでよい。さらに、１
個のメモリセルごとにテストを行なうので不良セルのア
ドレスの判定も容易になり、また、複数のメモリセルに
同一データを書き込む必要もないのでチェックボードパ
ターンなどによるテストも容易である。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体記憶装置のブ
ロック図、第２図は同装置を構成する論理回路の一例を
示す回路図、第３図は本実施例装置においてメモリセル
アレイに書き込まれるチェッカボードパターンの説明図
である。 ３３・・・・・・テストデータ発生回路、３６・・・・
・・書き込み用シフトレジスタ、４２・・・・・・読み
出し用シフトレジスタ、５２・・・・・・論理回路、２
９・・・・・・アドレス発生回路、３２・・・・・・テ
スト制御回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 ｓ、ｔ： 第３図

Claims (1)

【特許請求の範囲】
1. Ｎビットのデータを生成し出力するテストデータ発生回
   路と、前記テストデータ発生回路から出力されるＮビッ
   トのテストデータを記憶し並列に出力しＮビットのメモ
   リセルに書き込む書き込み用シフトレジスタと、前記Ｎ
   ビットメモリセルから読み出されたＮビットのデータを
   並列に記憶し順次１ビットずつ出力する読み出し用シフ
   トレジスタと、前記書き込み用レジスタと前記読み出し
   用シフトレジスタから順次出力される２ビットのデータ
   を比較してその一致、不一致を検出する論理回路と、前
   記Ｎビットのメモリセルを選択するためのアドレスを発
   生するアドレス発生回路を備えてなる半導体記憶装置。