JPS632922Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、プロセツサの誤動作を検出可能とし
たデータ処理装置に関するものである。[Detailed Description of the Invention] The present invention relates to a data processing device capable of detecting processor malfunction.

データ処理装置での誤動作には、メモリの読み
ちがえ、命令実行の誤動作などさまざまなものが
あるが、電源投入時におこる誤動作は特に重大で
ある。たとえば、電源投入時の際、処理装置内は
命令実行をプログラムの始めから行なうために初
期状態にもどつていなければならないが、万一装
置内の一部が初期状態になつていないとすると、
命令がプログラムのルーブの途中から実行され、
正確なループが行なわれず、ましてプログラム中
の復帰命令のもどり先を指定するレジスタと、ル
ープ命令を指定する番地が入つているに、無限ル
ープとなつてしまい、いつまでもループが終わら
ないという危険が生じてくる。 There are various types of malfunctions in data processing devices, such as memory misreading and command execution malfunctions, but malfunctions that occur when power is turned on are particularly serious. For example, when the power is turned on, the inside of the processing device must return to the initial state in order to execute instructions from the beginning of the program, but if some part of the device does not return to the initial state,
The instruction is executed from the middle of the program's loop,
If the loop is not performed accurately, and even if the register that specifies the return destination of the return instruction in the program and the address that specifies the loop instruction are stored, there is a danger that an infinite loop will occur and the loop will never end. It's coming.

このような場合、オペレータがデータ処理装置
を監視しシステムをダウンさせることで対処を行
なつてきた。しかし、誤動作のたびに装置をダウ
ンさせても電源投入時に処理装置内が初期状態に
リセツトされなければ、誤動作は続いてしまう。 In such cases, operators have taken measures to monitor the data processing equipment and bring the system down. However, even if the device is shut down every time a malfunction occurs, the malfunction will continue unless the inside of the processing device is reset to the initial state when the power is turned on.

したがつて本考案は上記欠点をなくすことを目
的としており、この目的はプロセツサと、該プロ
セツサに接続されたメモリと、該プロセツサに接
続された複数の端末装置とより構成され、 該プロセツサは、端末装置に対するデータが格
納された該メモリよりその内容を順次読出し、実
行することにより該端末装置の要求に対するサー
ビスを行なうデータ処理装置であつて、 前記メモリ内の処理の進行に併なつて間欠的に
読出される特定番地に間欠信号を出力するための
命令を格納し、 前記プロセツサは、該命令を実行することによ
り間欠信号を出力するように構成されてなり、 さらに、該プロセツサより出力される間欠信号
を受信する受信回路と、 該プロセツサが正常に動作中に発生する間欠信
号の周期と略同一の周期でチエツク信号を発生す
るチエツク信号発生部と、 該受信回路出力がセツト端子に入力され、該チ
エツク信号発生部の出力がリセツト端子に入力さ
れる、Ｒ−Ｓフリツプフロツプ回路と、 該Ｒ−Ｓフリツプフロツプ回路出力がＫ端子に
入力されるとともにインバータ回路を介して、Ｊ
端子に入力され、該チエツク信号発生部の出力が
クロツク端子に入力され、出力として、誤動作信
号をするＪ−Ｋフリツプフロツプ回路とより構成
されてなるデータ処理装置により達成される。 Therefore, it is an object of the present invention to eliminate the above-mentioned drawbacks, and the object is to include a processor, a memory connected to the processor, and a plurality of terminal devices connected to the processor, the processor comprising: A data processing device that services requests from the terminal device by sequentially reading out and executing the contents of the memory in which data for the terminal device is stored, the data processing device providing services for requests from the terminal device intermittently as processing in the memory progresses. A command for outputting an intermittent signal is stored at a specific address read out by the processor, and the processor is configured to output the intermittent signal by executing the command. a receiving circuit that receives an intermittent signal; a check signal generating section that generates a check signal with a period substantially the same as the period of the intermittent signal generated during normal operation of the processor; and an output of the receiving circuit that is input to a set terminal. , an R-S flip-flop circuit to which the output of the check signal generator is input to the reset terminal; and an R-S flip-flop circuit to which the output of the R-S flip-flop circuit is input to the K terminal and the J
This is achieved by a data processing device constituted by a JK flip-flop circuit which receives the output of the check signal generator at the clock terminal and outputs a malfunction signal as an output.

以下、図面を用いて本考案を詳細に説明する。 Hereinafter, the present invention will be explained in detail using the drawings.

第１図は本考案を実施するための装置で、１は
プロセツサ、２はプロセツサ１に接続されるメモ
リ、３−₁〜３−_oはプロセツサ１に接続される端
末装置である。 FIG. 1 shows an apparatus for implementing the present invention, in which 1 is a processor, 2 is a memory connected to the processor 1, and _3-1 to 3- _o are terminal devices connected to the processor 1.

次に動作を説明する。プロセツサ１がメモリ２
の内容を読み出し、処理を行なつている。メモリ
には端末装置３−₁から３−_oに対し順次処理要求
の有無を問い合わせるための内容が入つている。
たとえば端末装置３−₁が該内容に基づいて指定
されれば、プロセツサ１は端末装置３−₁に対し
処理要求を問い合わせ、実行要求があるかどうか
を確認する。実行要求があれば、この端末装置３
−₁とプロセツサ１とで端末装置の持ち時間にな
るまで処理実行を行ない、終了しだい次の端末装
置３−₂に対し処理要求の問い合わせが行なわれ
る。また実行要求がなければ、すぐに次の端末装
置に対し処理要求の問い合わせが行なわれる。そ
して端末装置３−_oまでの問い合わせ及びサービ
スが行なわれたら、またはじめから問い合わせが
行なわれる。これをボーリング機能という。しか
し、ここでプロセツサ１の内容で異常がおこつた
とする。たとえば電源投入時に、プロセツサ内が
初期状態にリセツトされなければ（リセツト不良
という）、命令がプログラムのループの途中から
実行されると、正確なループがおこなわれず、ま
してプログラム中の復帰命令のもどり先を指定す
るレジスタに、ループ命令を指定する番地が入つ
ていると無限ループとなつてしまい、いつまでも
ループが終わらなくなつてしまう。そこで正常な
動作がなされない場合は、システムを停止するこ
とでプロセツサ１の誤動作を検出していた。 Next, the operation will be explained. Processor 1 is memory 2
The contents of the file are read and processed. The memory contains contents for sequentially inquiring the terminal devices _3-1 to 3- _o about the presence or absence of processing requests.
For example, if the terminal device _3-1 is designated based on the content, the processor 1 inquires of the terminal device _3-1 about a processing request and confirms whether there is an execution request. If there is an execution request, this terminal device 3
- ₁ and processor 1 execute the process until the time limit of the terminal device is reached, and as soon as the process is completed, an inquiry is made to the next terminal device _3-2 for a processing request. If there is no execution request, the next terminal device is immediately queried for a processing request. After the inquiry and service to the terminal device 3- _o have been carried out, the inquiry is carried out again from the beginning. This is called the bowling function. However, suppose that an abnormality occurs in the contents of the processor 1. For example, if the inside of the processor is not reset to the initial state when the power is turned on (this is called a reset failure), if an instruction is executed from the middle of a program loop, the loop will not be executed correctly, and even worse, the return destination of the return instruction in the program will be incorrect. If the address that specifies the loop instruction is contained in the register that specifies , an infinite loop will occur, and the loop will never end. If the processor 1 does not operate normally, the malfunction of the processor 1 is detected by stopping the system.

第２図は本考案実施例で、前図と同記号のもの
は前と同様のものを示し、４はプロセツサ１から
の間欠信号を受信する受信回路、５は所定時間ご
とにチエツク信号を発生するチエツク信号発生
部、６は間欠信号とチエツク信号とを入力する検
出回路、７は間欠信号とチエツク信号の入力で
〓１″または〓０″を出力するＲ−Ｓ型フリツプ
フロツプ回路、８はＲ−Ｓ型フリツプフロツプ回
路とチエツク信号の立下りで〓１″を出力するＪ
−Ｋ型フリツプフロツプ回路（以下フリツプフロ
ツプ回路をFFと称する）、９はインバータ回路、
T₁〜T₅は信号線を示す。ここで、間欠信号発生
部は処理装置内にある。 Figure 2 shows an embodiment of the present invention, where the same symbols as in the previous figure indicate the same ones as before, 4 is a receiving circuit that receives intermittent signals from processor 1, and 5 generates a check signal at predetermined time intervals. 6 is a detection circuit that inputs an intermittent signal and a check signal; 7 is an R-S type flip-flop circuit that outputs 1" or 0" when the intermittent signal and check signal are input; 8 is an R - S-type flip-flop circuit and J that outputs 〓1'' at the falling edge of the check signal.
- K-type flip-flop circuit (hereinafter referred to as FF), 9 is an inverter circuit,
_T1 to _T5 indicate signal lines. Here, the intermittent signal generator is located within the processing device.

第３図は本考案のタイムチヤート図でt₁〜t₁₈は
時刻を示し、信号線T₁〜T₅における信号を示し
ている。第２図、第３図を用いて本考案の説明を
行なう。 FIG. 3 is a time chart of the present invention, in which _t1 to _t18 indicate times and signals on signal lines _T1 to _T5 . The present invention will be explained using FIGS. 2 and 3.

一般にプロセツサ１はポーリングすべき端末装
置のデータが入つているメモリ２の内容を順次読
み出し、実行することにより端末装置３の要求に
対するサービスを行なう。上記順次読出されるデ
ータ群の１アドレスである。ｉ番地には検出回路
６に間欠信号を出力するための命令がはいつてお
り、したがつて処理が正常に進行すれば進行に応
じて周期的に間欠信号が受信回路４に送られる。 Generally, the processor 1 sequentially reads out and executes the contents of the memory 2 containing the data of the terminal device to be polled, thereby servicing the request from the terminal device 3. This is one address of the data group read out sequentially. A command for outputting an intermittent signal to the detection circuit 6 is stored at address i, and therefore, if the process progresses normally, the intermittent signal will be periodically sent to the receiving circuit 4 as the process progresses.

プロセツサ１およびチエツク信号発生部５から
信号が出されていないときは、信号線T₁は
〓１″、信号線T₂は〓１″を示し、Ｒ−Ｓ型FF７
は〓１″を出力し、信号線T₄はインバータ回路
９で反転され、Ｊ−Ｋ型FF８は〓０″を信号線
T₅に出力している。所定時間が経過しチエツク
信号発生部５に起動がかかり、チエツク信号がt₁
のタイミングで１つ出されたとすると、信号線
T₁はタイミングt₁，t₂間で〓０″となる。タイミ
ングt₁で信号線T₁は〓０″信号線T₂は〓１″で
あるからＲ−Ｓ型FF７より信号線T₃は〓０″と
なる。信号線T₄は反転して〓１″となるが、信
号線T₁の立下り時t₁で信号線T₃，T₄状態は、ま
だ〓１″，〓０″なのでＪ−Ｋ型FF８は前の状態
のままとなつている。 When no signal is output from the processor 1 and the check signal generator 5, the signal line _T1 indicates 〓1'', the signal line _T2 indicates 〓1'', and the R-S type FF7
outputs 〓1'', the signal line _T4 is inverted by the inverter circuit 9, and the J-K type FF8 outputs 〓0'' as the signal line
Outputting to _T5 . After a predetermined period of time has elapsed, the check signal generator 5 is activated and the check signal reaches _t1.
If one is issued at the timing of , the signal line
T ₁ becomes 〓0'' between timing t ₁ and t _2. At timing t ₁ , the signal line T ₁ becomes 〓0'' and the signal line T ₂ becomes 〓1'', so the signal line T ₃ is changed from the R-S type FF7. becomes 0″. The signal line _T4 is inverted and becomes 〓1'', but at _t1 when the signal line _T1 falls, the signal lines _T3 and _T4 are still in the 〓1'' and 〓0'' states, so the J-K type FF8 remains in its previous state.

タイミングt₂で信号線T₁は〓１″となり、信号
線T₂は〓１″であり、Ｒ−Ｓ型FF７の出力で信
号線T₃は〓０″であり、信号線T₄は〓１″であ
るが、信号線T₁の立下りがないので信号線T₅は
〓０″のままである。いま、タイミングt₃で間欠
信号が出されたとすると、信号線T₂は〓０″を
示す。信号線T₁は〓１″よりＲ−Ｓ型FF７に反
転し信号線T₃は〓１″にかわる。信号線T₄はイ
ンバータ回路９により〓０″となり、Ｊ−Ｋ型
FF８は変化せず、信号線T₅は〓０″でプロセツ
サ１の動作は異常とは検出されない。 At timing t ₂ , the signal line T ₁ becomes 〓1'', the signal line T ₂ becomes 〓1'', the signal line T ₃ becomes 〓0'' at the output of the R-S type FF7, and the signal line T ₄ becomes 〓 However, since the signal line T ₁ does not fall, the signal line T ₅ remains at 0. Now, if an intermittent signal is output at timing t ₃ , the signal line T ₂ remains at 0. ”. The signal line T ₁ is inverted from 〓1'' to an R-S type FF7, and the signal line T ₃ is changed to 〓1''. The signal line _T4 becomes 0'' by the inverter circuit 9, and the J-K type
FF8 does not change, the signal line _T5 is 0'', and the operation of the processor 1 is not detected as abnormal.

以下タイミングt₅〜t₁₃までは同様になされてい
く。 The same process is performed thereafter from timing _t5 to _t13 .

タイミングt₁₃以降にプロセツサ１に障害が生
じたとする。タイミングt₁₃で所定時間ごとに発
生するチエツク信号がチエツク信号発生部５より
第１のチエツク信号として発生する。信号線T₃
は〓０″となり、インバータ回路９より信号線
T₄は〓１″となる。 Assume that a failure occurs in processor 1 after timing _t13 . At timing _t13 , a check signal generated at predetermined time intervals is generated from the check signal generator 5 as a first check signal. Signal line T ₃
becomes 0'', and the signal line from the inverter circuit 9
T ₄ becomes 〓1″.

しかし、障害発生等で間欠信号が入力されない
故、Ｒ−Ｓ型FF７が〓０″状態であり、この状
態でt₁₇でチエツク信号が立下がる。すなわち、
間欠信号発生部５からの信号が入力されるよりま
えに第２のチエツク信号がひき続き入力されるこ
とになり、第２のチエツク信号の立下りでＪ−Ｋ
型FF８は信号線T₅を〓１″に変え検出信号が発
生されることになる。従つて、所定時間以内に少
なくとも１回間欠信号を受信しないと信号線T₅
が１となり、誤動作状態を示す。信号、たとえば
ランプが点灯してプロセツサを監視しているオペ
レータに知らせる。確認したらシステムを停止さ
せればよい。この場合、従来とちがい、電源投入
の際リセツト不要になつてもすぐに発明すること
ができる。 However, since the intermittent signal is not input due to the occurrence of a fault, etc., the R-S type FF7 is in the 0'' state, and in this state, the check signal falls at _t17 . That is,
The second check signal is continuously input before the signal from the intermittent signal generator 5 is input, and at the falling edge of the second check signal, J-K is input.
In the type FF8, the signal line T ₅ is changed to 〓1'' and a detection signal is generated. Therefore, if an intermittent signal is not received at least once within a predetermined time, the signal line T ₅
becomes 1, indicating a malfunction state. A signal, for example a lamp, is illuminated to alert an operator monitoring the processor. Once confirmed, you can stop the system. In this case, unlike the prior art, the invention can be made immediately even if there is no need to reset when the power is turned on.

このように、プロセツサ１の動作中、所定時間
ごとにチエツク信号を発生する間隔に少なくとも
ひとつ間欠信号が入つていれば、正確に動作され
ているとみなすことができる。 In this manner, if at least one intermittent signal is present during the interval at which check signals are generated at predetermined time intervals while the processor 1 is in operation, it can be considered that the processor 1 is operating correctly.

なお、時計LSIを用い、指定時間になつたとき
に、メモリの特定アドレスに特定数値を割込みに
て累積するようにしているシステムであれば、該
特定アドレスが所定時間に発生されることになる
から、該特定アドレスが共通バス上に現れるのを
検出する回路を設け、該回路の出力をチエツク信
号としてもよい。 Note that if the system uses a clock LSI and uses an interrupt to accumulate a specific value at a specific address in memory when a specified time arrives, the specific address will be generated at the specified time. Therefore, a circuit may be provided to detect when the specific address appears on the common bus, and the output of the circuit may be used as a check signal.

本考案によれば、特に電源投入時のリセツト不
良などにおけるプロセツサの誤動作を簡単なフリ
ツプフロツプ回路で検出出来、システムの信頼性
向上、操作性向上にきわめて大きな効果を得るこ
とができる。 According to the present invention, processor malfunctions, especially those caused by a reset failure when the power is turned on, can be detected using a simple flip-flop circuit, and extremely effective in improving system reliability and operability.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案を実施するための装置、第２図
は本考案実施例、第３図は本考案タイムチヤート
である。 図において、１はプロセツサ、２はメモリ、３
は端末装置、４は受信回路、５はチエツク信号発
生部、６は検出回路、７はＲ−Ｓフリツプフロツ
プ回路、８はＪ−Ｋフリツプフロツプ回路、T₁
〜T₅は信号線、t₁〜t₁₈は時刻である。 FIG. 1 shows an apparatus for carrying out the invention, FIG. 2 shows an embodiment of the invention, and FIG. 3 shows a time chart of the invention. In the figure, 1 is a processor, 2 is a memory, and 3 is a processor.
is a terminal device, 4 is a receiving circuit, 5 is a check signal generator, 6 is a detection circuit, 7 is an R-S flip-flop circuit, 8 is a J-K flip-flop circuit, T ₁
~ _T5 is a signal line, and _t1 ~ _t18 are times.

Claims (1)

【実用新案登録請求の範囲】 プロセツサと、該プロセツサに接続されたメモ
リと、該プロセツサに接続された複数の端末装置
とより構成され、 該プロセツサは、端末装置に対するデータが格
納された該メモリよりその内容は順次読出し、実
行することにより該端末装置の要求に対するサー
ビスを行なうデータ処理装置であつて、 前記メモリ内の処理の進行に併なつて間欠的に
読出される特定番地に間欠信号を出力するための
命令を格納し、 前記プロセツサは、該命令を実行することによ
り間欠信号を出力するように構成されてなり、 さらに、該プロセツサより出力される間欠信号
を受信する受信回路と、 該プロセツサが正常に動作中に発生する間欠信
号の周期と略同一の周期でチエツク信号を発生す
るチエツク信号発生部と、 該受信回路出力がセツト端子に入力され、該チ
エツク信号発生部の出力がリセツト端子に入力さ
れるＲ−Ｓフリツプフロツプ回路と、 該Ｒ−Ｓフリツプフロツプ回路出力がＫ端子に
入力されるとともにインバータ回路を介して、Ｊ
端子に入力され、該チエツク信号発生部の出力が
クロツク端子に入力され、出力として、誤動作信
号を出力するＪ−Ｋフリツプフロツプ回路とより
構成されてなるデータ処理装置。[Claims for Utility Model Registration] Consisting of a processor, a memory connected to the processor, and a plurality of terminal devices connected to the processor, the processor reads data stored in the memory for the terminal devices. A data processing device that services requests from the terminal device by sequentially reading and executing the contents thereof, and outputs an intermittent signal to a specific address that is read out intermittently as processing in the memory progresses. the processor is configured to output an intermittent signal by executing the instruction, and further includes a receiving circuit that receives the intermittent signal output from the processor; a check signal generating section that generates a check signal at a period substantially the same as the period of an intermittent signal generated during normal operation; the output of the receiving circuit is input to a set terminal, and the output of the check signal generating section is input to a reset terminal. The output of the R-S flip-flop circuit is input to the K terminal and is input to the J terminal via the inverter circuit.
A data processing device comprising a JK flip-flop circuit which receives an output from the check signal generator at a clock terminal and outputs a malfunction signal as an output.