JPS6148181B2 - - Google Patents

Abstract

PURPOSE:To obtain a monitoring function of monitoring execution instructions correctly by adding simple hardware without spoiling the processing efficiency and reliability of a central processing unit. CONSTITUTION:After an instruction is fetched, or after an interruption decision is made, an execution signal showing the start of interpretation processing or execution processing is outputted from a central processing unit to a common bus. Then, a monitor interface unit 6 monitors information on the common bus 1 to input address data and instruction data to registers 23 and 24 at the timing of a fall 25 of a fetch signal, and then transfers pieces of register information 23 and 24 by the execution signal to a buffer memory 26, thus monitoring execution instructions. Consequently, only executed instructions are monitored.

Description

【発明の詳細な説明】 本発明は、命令先取り方式を採用した情報処理
システムにおける実行命令逐行状態のモニタ方式
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for monitoring the execution status of executed instructions in an information processing system that employs an instruction prefetching method.

一般に、電子計算機、プログラマブル・コント
ローラ等のストアードプログラム方式の情報処理
システムにおいては、記述されたプログラムの流
れに応じて処理が逐行される。このようなプログ
ラムに誤りがあつてはならない。プログラムの誤
りには文法的な誤りと論理的な誤りがあり、前者
は原始プログラムを機械語に翻訳するアセンブ
ラ、コンパイラにより検出し、後者についてはシ
ミユレータ及び装置自身の動作確認にて検出す
る。装置自身の動作確認の為には外部から処理の
逐行状態を知る必要が有り、モニタ機能が必須の
ものである。 Generally, in a stored program type information processing system such as an electronic computer or a programmable controller, processing is performed in accordance with the flow of a written program. Such programs must be error-free. Program errors include grammatical errors and logical errors; the former are detected by assemblers and compilers that translate the source program into machine language, and the latter are detected by checking the operation of the simulator and the device itself. In order to check the operation of the device itself, it is necessary to know the progress of processing from the outside, and a monitor function is essential.

特に装置の実稼動状態におけるモニタ機能（オ
ン・ライン・モニタ）は重要なものである。 In particular, the monitoring function (on-line monitoring) when the device is in actual operation is important.

このようなモニタ機能は装置の処理効率及び信
頼性を損う事のない、容易で簡便な方法にて実現
する事が望ましい。 It is desirable to realize such a monitoring function in an easy and simple manner without impairing the processing efficiency and reliability of the device.

第１図はかかるモニタ機能を備えた情報処理シ
ステムの一構成例を示すブロツク図である。同図
において、１は共通バス、２はバス制御ユニツ
ト、３は中央処理ユニツト（CPU）、４はメモ
リ・ユニツト、５は入出力ユニツト、６はモニ
タ・インタフエース・ユニツト、７はモニタ・ユ
ニツト、である。 FIG. 1 is a block diagram showing an example of the configuration of an information processing system equipped with such a monitoring function. In the figure, 1 is a common bus, 2 is a bus control unit, 3 is a central processing unit (CPU), 4 is a memory unit, 5 is an input/output unit, 6 is a monitor interface unit, and 7 is a monitor unit. , is.

第１図において、中央処理ユニツト３はメモ
リ・ユニツト４に記述されたプログラムを共通バ
ス１を介して、順次取り込みメモリ・ユニツト４
及び入出力ユニツト５を参照しながら解釈・実行
する。また、処理結果は共通バス１を介して、メ
モリ・ユニツト４及び入出力ユニツト５に出力す
る。尚、共通バス１はバス制御ユニツト２により
制御する。このような情報処理システムにおい
て、処理の逐行状態をモニタする一般的な方法
は、共通バス１に出力される情報をモニタ・イン
ターフエース・ユニツト６により収集し、モニ
タ・ユニツト７に出力することによりモニタする
方法である。 In FIG. 1, a central processing unit 3 sequentially imports programs written in a memory unit 4 via a common bus 1.
and the input/output unit 5. Furthermore, the processing results are output to the memory unit 4 and the input/output unit 5 via the common bus 1. Note that the common bus 1 is controlled by a bus control unit 2. In such an information processing system, a general method for monitoring the progress of processing is to collect information output to the common bus 1 by the monitor interface unit 6 and output it to the monitor unit 7. This is a method of monitoring.

従来の実行命令逐行状態モニタ方式を第２図お
よび第３図を参照して具体的に説明する。 A conventional execution instruction execution state monitoring system will be specifically explained with reference to FIGS. 2 and 3.

第２図は従来のモニタ方式の要部を示す詳細ブ
ロツク図であり、第３図は第２図の回路の動作説
明に必要な諸信号のタイミング図である。 FIG. 2 is a detailed block diagram showing the main parts of the conventional monitoring system, and FIG. 3 is a timing diagram of various signals necessary for explaining the operation of the circuit shown in FIG.

第２図において、１は共通バス、６はモニタ・
インタフエース・ユニツト、２３はアドレス・デ
ータレジスタ、２４は命令データレジスタ、２６
はバツフア・メモリ、である。 In Figure 2, 1 is the common bus, 6 is the monitor bus, and 6 is the monitor bus.
Interface unit, 23 address/data register, 24 instruction data register, 26
is buffer memory.

第２図、第３図を参照して動作を説明する。中
央処理ユニツトはプログラム（命令）を取り込む
タイミングにてFETCH信号（第３図参照）を共
通バス１に出力する。FETCH信号を出力する時
には中央処理ユニツト内のプログラムの流れを制
御するプログラムカウンタによつて参照メモリ・
アドレスがアドレス・データ（第３図参照）とし
て、共通バス１に出力されている。メモリ・ユニ
ツトはFETCH信号及びアドレス・データを受信
すると所定のメモリ内情報を命令データ（第３図
参照）として共通バス１に出力し、データ確立の
タイミングで続み取りOK信号（第３図参照）を
出力する。中央処理ユニツトは続み取りOK信号
受信にてFETCH信号を落すと共に、命令データ
を取り込み命令の解釈・実行にうつる。この時モ
ニタ・インタフエース・ユニツト６は、共通バス
１における情報を監視していて、FETCH信号の
立下り２５のタイミングにて、アドレス・データ
及び命令・データをレジスタ２３，２４に取り込
む。そして、FETCH信号立下りの次のクロツク
にてレジスタ情報をバツフア・メモリ２６に転送
し、実行命令のモニタ機能を達成する。 The operation will be explained with reference to FIGS. 2 and 3. The central processing unit outputs a FETCH signal (see FIG. 3) to the common bus 1 at the timing of fetching a program (instruction). When outputting the FETCH signal, the program counter that controls the program flow in the central processing unit uses the reference memory
The address is output to the common bus 1 as address data (see FIG. 3). When the memory unit receives the FETCH signal and address data, it outputs the predetermined information in the memory as command data (see Figure 3) to the common bus 1, and at the timing when the data is established, it outputs the continuation OK signal (see Figure 3). ) is output. When the central processing unit receives the continuation OK signal, it drops the FETCH signal, takes in the command data, and starts interpreting and executing the command. At this time, the monitor interface unit 6 monitors the information on the common bus 1, and takes in the address data and command data into the registers 23 and 24 at the falling edge 25 of the FETCH signal. Then, the register information is transferred to the buffer memory 26 at the next clock after the FETCH signal falls, thereby achieving the execution instruction monitoring function.

このような方式は第４図の流れ図に示すように
命令の取り込み、解釈（命令のデコード）、実行
の各処理がシーケンシヤルに行なわれる場合にお
いては有効である。しかしながら、命令の実行段
階と、次に実行すべき命令の取出し段階とが並行
して存在するような命令先取り制御方式を採用し
た情報処理システムにおいては、第５図の流れ図
に見られるように、命令実行と並行して次の命令
の取り込みを行ない、その後割込みの有無をチエ
ツクする。その為、割込要求があつた場合は取り
込んだ命令は無効とし新たに命令の取り込みを行
なう。 Such a method is effective when the processes of fetching, interpreting (instruction decoding), and executing instructions are performed sequentially, as shown in the flowchart of FIG. However, in an information processing system that employs an instruction preemption control method in which an instruction execution stage and an instruction fetching stage to be executed next exist in parallel, as shown in the flowchart of FIG. In parallel with instruction execution, the next instruction is fetched, and then the presence or absence of an interrupt is checked. Therefore, when an interrupt request is received, the loaded instruction is invalidated and a new instruction is loaded.

このように命令の取り込み、解釈、実行処理が
シーケンシヤルに行なわれない、命令先取り方式
の中央処理ユニツトを従来方式でモニタすると、
命令の取り込みのみで、実行されなかつた命令を
も実行されたかのように誤つてモニタするという
欠点がある。 If you use the conventional method to monitor a central processing unit that uses an instruction prefetch method, where instructions are not fetched, interpreted, and executed in a sequential manner,
This method has the disadvantage that it only captures instructions, but it also mistakenly monitors instructions that were not executed as if they had been executed.

この発明は、中央処理ユニツトの処理効率及び
信頼性を損う事なく、簡便なハード・ウエアの追
加にて、上述した欠点を除去し、実行された命令
のみをモニタするモニタ方式を提供することにあ
る。 The present invention aims to eliminate the above-mentioned drawbacks by simply adding hardware without impairing the processing efficiency and reliability of a central processing unit, and to provide a monitoring method that monitors only executed instructions. It is in.

本発明の構成の要点は、共通バスにモニタ・イ
ンタフエース・ユニツトを接続し、情報処理シス
テムが共通バスを介して実行命令を先取りすると
きに、前記インタフエース・ユニツトに命令デー
タを仮に取り込み、情報処理システムにおいて先
取りした実行命令の解釈または実行処理を行なう
ときに該システムから共通バス上に送出される実
行信号によつて、仮に取り込んだ前記命令データ
を前記インタフエース・ユニツトに正式に取り込
むことにより、情報処理システムの実行命令逐行
をモニタするようにした点にある。 The main point of the configuration of the present invention is that a monitor interface unit is connected to a common bus, and when an information processing system preempts an execution instruction via the common bus, instruction data is temporarily loaded into the interface unit. formally importing the tentatively imported instruction data into the interface unit using an execution signal sent from the system onto a common bus when interpreting or executing an execution instruction prefetched in the information processing system; Accordingly, the execution command execution of the information processing system is monitored.

次に図を参照して本発明の一実施例を説明す
る。第６図は本発明の一実施例の動作を示す流れ
図であり、第７図は本発明の一実施例の動作説明
に必要な諸信号のタイミング図である。これらの
図に見られるように、本発明の実施例において
は、命令の取り込み後又は割込判定の後、解釈処
理時もしくは実行処理時に実行状態になつた事を
示す実行信号（EXECUTE信号）を中央処理ユ
ニツトが共通バスに出力する。そして、（第２
図、第７図を参照されたい）モニタ・インタフエ
ース・ユニツト６は共通バス１の情報を監視して
いて、FETCH信号の立下り２５のタイミングに
てアドレス・データ及び命令データをレジスタ２
３，２４に取り込み、次にEXECUTE信号（第
７図）にてレジスタ情報２３，２４をバツフア・
メモリ２６に転送し、実行命令のモニタ機能を達
成する。このようにすれば、実行された命令のみ
をモニタすることができる。 Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a flow chart showing the operation of one embodiment of the present invention, and FIG. 7 is a timing diagram of various signals necessary for explaining the operation of one embodiment of the present invention. As seen in these figures, in the embodiment of the present invention, after an instruction is fetched or after an interrupt determination, an execution signal (EXECUTE signal) indicating that the execution state has been entered is sent during interpretation processing or execution processing. The central processing unit outputs to the common bus. And (second
(See Figure 7) The monitor interface unit 6 monitors the information on the common bus 1, and transfers address data and instruction data to the register 2 at the falling edge 25 of the FETCH signal.
3 and 24, and then buffer the register information 23 and 24 with the EXECUTE signal (Figure 7).
The command is transferred to the memory 26 to achieve the function of monitoring the executed command. In this way, only executed instructions can be monitored.

次に中央処理ユニツトがマイクロ・プログラム
制御方式のユニツトである場合にEXECUTE信
号出力手段の具体例を説明する。 Next, a specific example of the EXECUTE signal output means when the central processing unit is a micro program control type unit will be explained.

メモリ・ユニツトに記述されたプログラム（命
令）は、中央処理ユニツトの命令レジスタに取り
込まれ、命令コード（機械語）によつてインター
プリタプログラムへの分岐の後実行される。ここ
に、命令コードによる分岐を命令の解釈処理、イ
ンタープリタプログラムによる実行を命令の実行
処理と呼ぶ。第８図に解釈、実行処理のマイク
ロ・プログラム構造例を示す。この事から第９図
に示すようにマイクロ・プログラム・コントロー
ル・フイールドにEXECUTE信号制御フイール
ドを１ビツト付加し、解釈処理において
EXECUTE信号を出力するようにする事により
容易に実現できる。 The program (instruction) written in the memory unit is loaded into the instruction register of the central processing unit, and executed after branching to the interpreter program according to the instruction code (machine language). Here, branching based on an instruction code is called instruction interpretation processing, and execution using an interpreter program is called instruction execution processing. FIG. 8 shows an example of a microprogram structure for interpretation and execution processing. For this reason, as shown in Figure 9, one bit is added to the EXECUTE signal control field to the micro program control field, and in the interpretation process,
This can be easily achieved by outputting the EXECUTE signal.

この発明によれば、共通バスに命令取り込みの
タイミングにてFETCH信号が、また解釈、実行
のタイミングにてEXECUTE信号が出力される
為、モニタ・インタフエース・ユニツトはこれら
の信号により「命令先取り制御方式」の場合にお
いても正しく実行命令のモニタ機能を達成するこ
とができる。 According to this invention, the FETCH signal is output to the common bus at the timing of instruction capture, and the EXECUTE signal is output at the timing of interpretation and execution. Even in the case of the "method", the function of monitoring executed commands can be correctly achieved.

また、EXECUTE信号出力の為には、命令の
マイクロ・プログラム・コントロール・フイール
ドに追加の１ビツトを要し、且つ共通バスに信号
線を一本余分に要するだけでありその構成は簡単
である。更にEXECUTE信号の制御は全ての命
令に共通である解釈処理の段階で並行して行なえ
る為中央処理ユニツトの処理効率を損なう事なく
容易な手段で達成できる。 Further, in order to output the EXECUTE signal, only one additional bit is required in the microprogram control field of the instruction, and one additional signal line is required on the common bus, so the configuration is simple. Furthermore, since control of the EXECUTE signal can be performed in parallel at the stage of interpretation processing that is common to all commands, it can be easily achieved without impairing the processing efficiency of the central processing unit.

この発明は、以上説明した命令先取り制御方式
の場合だけでなく、「命令ｎ個先取り制御方式」
（但し、ｎは任意の整数）の場合にも適用でき
る。 This invention applies not only to the instruction prefetch control method described above, but also to the "n instruction prefetch control method".
(However, it can also be applied to the case where n is an arbitrary integer).

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は命令実行のモニタ機能を備えた情報処
理システムの一構成例を示すブロツク図、第２図
は従来のモニタ方式の要部を示す詳細ブロツク
図、第３図は第２図の回路の動作説明に必要な諸
信号のタイミング図、第４図は情報処理システム
において命令の取り込み、解釈、実行の各処理が
シーケンシヤルに行なわれる場合の動作の流れ
図、第５図は命令先取り方式が実行される場合の
動作の流れ図、第６図は本発明の一実施例の動作
を示す流れ図、第７図は本発明の一実施例の動作
説明に必要な諸信号のタイミング図、第８図は解
釈、実行処理のマイクロプログラム構造例を示す
説明図、第９図は本発明において使用するマイク
ロプログラム命令のフオーマツトを示す説明図、
である。 符号説明 １……共通バス、２……バス制御ユ
ニツト、３……中央処理ユニツト、４……メモ
リ・ユニツト、５……入出力ユニツト、６……モ
ニタ・インタフエース・ユニツト、７……モニ
タ・ユニツト、２３……アドレス・データレジス
タ、２４……命令データレジスタ、２５……
FETCH信号の立下り信号、２６……バツフアメ
モリ。 Figure 1 is a block diagram showing an example of the configuration of an information processing system equipped with an instruction execution monitoring function, Figure 2 is a detailed block diagram showing the main parts of a conventional monitoring system, and Figure 3 is the circuit shown in Figure 2. Figure 4 is a timing diagram of various signals necessary to explain the operation of the system. Figure 4 is a flowchart of the operation when the processing of fetching, interpreting, and executing instructions is performed sequentially in an information processing system. Figure 5 is a diagram of the operation performed by the instruction prefetch method. FIG. 6 is a flowchart showing the operation of an embodiment of the present invention, FIG. 7 is a timing diagram of various signals necessary for explaining the operation of an embodiment of the present invention, and FIG. An explanatory diagram showing an example of a microprogram structure for interpretation and execution processing; FIG. 9 is an explanatory diagram showing a format of microprogram instructions used in the present invention;
It is. Description of symbols 1... Common bus, 2... Bus control unit, 3... Central processing unit, 4... Memory unit, 5... Input/output unit, 6... Monitor interface unit, 7... Monitor・Unit, 23...Address/data register, 24...Instruction data register, 25...
Falling signal of FETCH signal, 26...Buffer memory.

Claims (1)

【特許請求の範囲】[Claims] １ 命令実行部と、該実行部において或る命令の
実行中に、次に実行すべき命令を共通バスを介し
て先取りする命令先取り部とを有してなる情報処
理システムに対する実行命令逐行状態のモニタ方
式であつて、前記共通バスにモニタ・インタフエ
ース・ユニツトを接続し、情報処理システムが共
通バスを介して実行命令を先取りするときに、前
記インタフエース・ユニツトに命令データを仮に
取り込み、情報処理システムにおいて先取りした
実行命令の解釈または実行処理を行なうときに該
システムから共通バス上に送出される実行信号に
よつて、仮に取り込んだ前記命令データを前記イ
ンタフエース・ユニツトに正式に取り込むことに
より、情報処理システムの実行命令逐行をモニタ
するようにしたことを特微とする実行命令逐行状
態のモニタ方式。1 Execution instruction execution state for an information processing system comprising an instruction execution unit and an instruction prefetch unit that preempts the next instruction to be executed via a common bus while a certain instruction is being executed in the execution unit In this monitoring method, a monitor interface unit is connected to the common bus, and when the information processing system preempts an execution instruction via the common bus, instruction data is temporarily loaded into the interface unit, formally importing the tentatively imported instruction data into the interface unit using an execution signal sent from the system onto a common bus when interpreting or executing an execution instruction prefetched in the information processing system; A method for monitoring the execution instruction execution status of an information processing system.