JPS63289946A - Ｎ↑＋非晶質シリコンに対する高歩留りの電気的コンタクトを形成するための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 開示の背景 本発明は一般に電気接触を増強するために、ドーピング
された非晶質シリコンを処理する方法を対象とする。こ
の方法は超小形電子回路デバイスの製造に適用可能であ
り、具体的には薄膜非晶質シリコン半導体の製造、特に
液晶ディスプレイ・マトリックス・アドレス・システム
に用いられる薄膜非晶質シリコン半導体の製造に適用可
能である。

液晶ディスプレイ装置は通常、外側の縁が密封された、
大量の液晶材料を収容した一対の平らなパネルで構成さ
れる。一般に平らなパネルの内側表面には所定のパター
ンで透明な電極材料が配置される。一方のパネルは典型
的には１つの透明な接地仮電極によって完全におおわれ
る。反対側のパネルはここで画素電極と呼ぶ透明電極の
アレーで構成される。このように液晶ディスプレイの典
型的なセルは画素電極と接地電極との間に配置された液
晶封材を含んでいて、事実上、透明な前面パネルと後面
パネルの間に配置されたコンデンサ状（１１０造を形成
する。しかし一般に透明でなければならないのは２つの
パネルの中の一方のパネルとその上に配置された電極だ
けである。

動作中、液晶材料の配向は、液晶材料の両側の電極間に
印加される電圧によって左右される。通常、画素電極に
印加される電圧により液晶材料の光学的性質が変化する
。この光学的変化によってディスプレイ画面に情報が表
示される。従来のディジタル・ウォッチのディスプレイ
、最新のＬＣＤディスプレイ、ある種の小形テレビ受像
機で使用されるスクリーンでは、通常、視覚効果が反射
光の変化によって作られる。しかし、透明な前面パネル
および後面パネルならびに透明な電極を使用すれば透過
効果によっても視覚効果を生じることができる。これら
の透過効果は螢光型デバイスを含むディスプレイ用の光
源を作動することによって容易に得ることができる。こ
れは通常、背面照明と呼ばれる。種々の電気的機構を用
いてＬＣＤディスプレイの個々の画素が逐次的にオン・
オフされる。これに関連して言えば、本発明のスイッチ
素子は非晶質シリコンの層を用いた薄膜電界効果トラン
ジスタで構成される。このデバイスがＬＣＤディスプレ
イ用として好ましい理由は、小形で、消費電力が小さく
、スイッチング速度が高く、製造が容易であり、かつ従
来のＬＣＤ構造に適合できるためである。

プラズマ促進化学蒸着（ＰＥＣＶＤ）により形成した非
晶質シリコン（ａ−ＳＬ）および窒化シリコンから作っ
た薄膜電界効果トランジスタは液晶ディスプレイのマト
リックス・アドレス指定の用途に理想的である。それら
は従来の集積回路製造技術で用いられる方法と装置を使
って高画素密度でガラス基板上に形成される。ＬＣＤデ
ィスプレイ用の１つのＦＥＴ製造方法では、２つのマス
ク工程を使ってＮ＋非晶質シリコンに対してモリブデン
・コンタクトが堆積される。すなわち、窒化シリコン等
の絶縁飼料を堆積し、真性非晶質シリコン層を堆積し、
非晶質シリコン層の上側部分をドーピングした後、モリ
ブデンの薄層がスパッタリングにより堆積される。この
薄層は「メサ」と呼ばれる小領域にパターン形成される
。次に窒化シリコンおよびシリコンの層が、ここで「ア
イランド」と呼ぶ、メサより若干大きい領域にパターン
形成される。その後、厚いモリブデンがウェーハの上に
堆積され、ソース／ドレーンおよびデータ線電極にパタ
ーン形成される。モリブデンをＮ＋シリコンに確実に接
触させるためには、アイランドの形成工程前に薄いモリ
ブデンを堆積することが必要であることがわかった。し
たがって、コンタクトの形成には２つのマスク工程が必
要になる。すなわちメサ形成用のマスクおよびアイラン
ド形成用のマスクが必要である。マスク工程の数を減ら
すことは処理時間が短縮され、また一般にデバイスの歩
留りが向上するので望ましい。

発明の要約 本発明の一態様によれば、厚さ約５０ナノメートルのモ
リブデンの薄層がＮ＋シリコンの上にスパッタリングに
より堆積される。次にこのモリブデン、ｐはパターン形
成を行うことなく除去される。

次に前と同様にシリコン／窒化シリコン層をアイランド
にパターン形成する。次にソース／ドレーン用モリブデ
ン金属の堆積、パターン形成およびエツチングを行なっ
て、処理を完了する。モリブデンのソース／ドレーン電
極とＮ＋非晶質シリコン材料との間の電気的接触の改良
に寄与すると考えられるのは、この薄いモリブデン層の
堆積とその後の除去である。

本発明の処理方法によりソース／ドレーン・コンタクト
の形成の前にモリブデンのメサを形成する必要がなくな
ることがわかる。したがって、１つのマスク工程が必要
とされなくなる。本発明を用いない場合、メサ／アイラ
ンド構造が一般に必要とされることもわかる。これは、
シリコン／窒化シリコン層のアンダーカットによる張出
しの問題が生じ、これによりソース／ドレーンのメタラ
イズに際して膜被覆の問題が生じるからである。

したがって、本発明の１つの目的は非晶質シリコン材料
に対する電気的接触を改良するための方法を提供するこ
とである。更に本発明の１つの目的は非晶質シリコン薄
膜トランジスタの形成に必要とされるマスク工程の数を
減らすことである。

本発明の更にもう１つの目的は細小形回路の用途に用い
られる薄膜電界効果トランジスタ・デバイスの歩留りを
向上させることである。

本発明の更にもう１つの目的はマスク工程の数を減らし
、マトリックス・アドレス方式の液晶ディスプレイの製
造歩留りを向上させることである。

また更に本発明の１つの目的は、特に次の接触用材料が
モリブデンであるとき、非晶質シリコン表面、特にＮ＋
トド−ングされた非晶質シリコン表面を処理して、上記
表面との電気的接触を向上させる方法を提供することで
ある。

発明と考える要旨は特許請求の範囲に記載しであるが、
本発明の構成および実施方法、ならびに上記以外の目的
および利点は図面を参照した以下の説明により明らかと
なろう。

発明の詳細な説明 第１Ａ図および第１Ｂ図は、特に本発明で使用するマス
ク工程の数が他の処理方法の場合と比べて１つ少ないと
いう事実を示すために例示するものである。詳しく述べ
ると、第１Ａ図は倒立形薄膜電界効果トランジスタの製
造の一段階を示す。

第１Ｂ図は本発明と異なるプロセスに従って製造された
完成後のＦＥＴ構造を示す。第１図に示されたトランジ
スタ構造はガラス基板１０の上に配置されている。これ
はこれらのトランジスタが液晶ディスプレイ装置に用い
られる典型的な場合を表わす。しかし、一般的には、ト
ランジスタに用いられる材料と熱的に適合しかつ反応し
ない任意の絶縁性基板材料を上記のような基板として使
うことができる。ここに図示するようなトランジスタ構
造は倒立形と呼ばれる。というのは、ゲート電極がトラ
ンジスタ構造の下側に配置されるからである。

詳しく述べると、第１Ａ図において、基板１０の上にゲ
ート電極１２が配置される。ゲート電極材料と導電性リ
ードを配置するには通常、別個のマスクおよびパターン
形成工程が必要である。この］二程は本発明の実施に特
に関連するものではない。金属ゲート電極１２のパター
ン形成に続いて、典型的には窒化シリコンよりなる絶縁
層１４が基板の上に堆積される。同様に、非晶質シリコ
ン材料１６の層が絶縁層１４の上に堆積される。次に周
知の方法により、例えばＮ＋のドーピングされた非晶質
シリコン層１５が堆積される。次に、モリブデンのよう
な金属材料１８の層が用いられる。

モリブデン層１８はドーピングされたＮ＋非晶質シリコ
ン材料１５に対する電気的接触を向上させるために用い
られる。本発明が特に対象とするのはこの電気的接触の
改良である。第１Ａ図および第１Ｂ図に示す方法によれ
ば、層１８はマスクされてパターン形成操作が行われ、
その結果第１Ａ図に示すようにメサ構造の層１８が形成
される。

ここで、この特定のマスク工程か本発明の実施によって
除去されることに注意されたい。しかし図示の例では、
その後のマスク工程およびパターン形成工程により層１
４．１５および１６の一部分が除去されて、図示のメサ
構造の下にアイランド構造が形成される。ここで注意す
べき点は、もしソースおよびドレーン電極材料の堆積と
エツチングの前に層１８の除去あるいはメサｊ：、ｌ造
の形成を行わない場合、シリコン／窒化シリコン材料の
アンダーカットにより張出しが生じて、ソース／ドレー
ン・メタライズ層の形成に際して段被覆の問題を生じさ
せる惧れがあることである。この段披Ｎの問題が生じな
いようにするためには、メサおよびアイランド構造を形
成するように別々のマスク操作を行うことが非常に望ま
しいことがわかった。

第１Ｂ図は第１Ａ図に示すｊ７，７造から薄膜電界効果
トランジスタを形成するためのプロセスを完了した段階
を示す。詳しく述べると、好ましくはモリブデンよりな
る導電材料の層１９が図示のように堆積されパターン形
成される。モリブデン材料のパターン形成の結果として
、電界効果トランジスタのソース部とドレーン部を隔て
る開口または間隙が形成される。また、接触を改良する
ためのｊ※１８が図示のように部分１８′に分割される
。

通常同じ材料たとえばモリブデンで構成されるが、層１
３′と１９は第１Ｂ図では別個のものとして示しである
。というのは、これらは実際には若干異なった機能を果
すからである。特に上記の通り、モリブデン層１８（パ
ターン形成後は１８′として示す）は厚さが比較的薄く
、例えばほぼ５０ナノメートルであり、ドーピングされ
た非晶質シリコン層１５に対する電気的接触を改良する
役目だけを果す。しかし、実際にはずっと厚いメタライ
ズ層１９を用いてパターン形成し、ソースおよびドレー
ン、ならびにこれらと回路の他の要素との接続部を形成
する。一般に、上述のような液晶ディスプレイ装置では
、各画素に対応して第１Ｂ図（または本発明による後述
の第２Ｄ図）に示すようなＦＥＴデバイスが１つずつ設
けられる。ここで、図面に示す構造は厳密に縮尺して示
されていず、特に、図を明瞭にするために超小形電子回
路の製造技術の当業者には理解されるように垂直方向の
寸法が誇張されていることに留意されたい。

本発明を実施するだめのプロセスが第２Ａ図乃至第２Ｄ
図に例示されている。＠２Ａ図の断面で示す構造を作る
ために必要な処理は、典型的には前に第１Ａ図について
説明したのと同様である。

ところで、図ではドーピングされた非晶質シリコン層１
５が別個の層として示されているが、この層は実際には
非晶質シリコン層１６の一部をドーピングすることによ
って形成されることが当業者には理解されよう。このよ
うに層１５と層１６は木質的に単一（、４造を形成して
おり、相違点は非晶質シリコン材料の最も上側の’Ｘｆ
ｌ域がリンのような特定のドーパントでドーピングされ
ていることである。

第２Ａ図にはまたモリブデンの薄層２１が示されている
。これはＮ＋ドーピングされた非晶質シリコン上に好ま
しくはスパッタリングにより堆積される。このモリブデ
ン層２１の厚さは約１０乃至１００ナノメートル、特に
約５０ナノメートルとするのが好ましい。また、他のプ
ロセスとは対照的に、この薄いモリブデン層２１は除去
される。

これは水溶液にしたリン酸、酢酸および硝酸のｆ昆合物
でニノチングすることによって除去するのが好ましい。

これは通常ＰＡＷＮエッチと呼ばれている。ここで最も
重要なことは、どんなパターン形成工程も用いずにモリ
ブデン層２１が除去されるということである。これは第
１Ａ図および第１Ｂ図に示すプロセスとは際立って対照
的である。−モリブデン層２１の堆積と除去の結果とし
て、Ｎ＋ドーピングされた非晶質シリコン層１５の永久
的変質が生じたと考えられる。この変質部分は第２Ｂ図
、第２Ｃ図および第２Ｄ図の太い線２０て示されている
。本発明の望ましい特性はこの永久的変質により得られ
ると思われる。薄膜電界効果トランジスタを形成するた
めの本発明の好ましい実施例によれば、前に述ぺたよう
にシリコン／窒化シリコン層のパターン形成を行なって
アイランドを形成する。その結果化ずる典型的なアイラ
ンドが第２Ｃ図に示されている。ここで、特に注意すべ
き点は、第２Ｃ図および第２Ｄ図には前述したようなメ
サ構造がないことであり、アンダーカント、張出しまた
は段彼覆の聞届が存在しないことである。その上、Ｎ＋
ドーピングされた非晶質シリコン１５の表面の変質によ
って、その表面は、前に述べたようにソースおよびドレ
ーン・メタライズ部を形成するために堆積されパターン
形成されるモリブデン材１９と電気的により一層接触し
やすくなる。その結果生じた構造が第２Ｄ図に示されて
いる。ところで、モリブデン層２１の堆積を省略した場
合、良好な電気的コンタクトの歩留りが著しく低下する
ことがわかった。また実験を行なった結果、本発明のプ
ロセスで有益な効果か得られるのはモリブデン層２１を
堆積し、次いで該層を除去することによるものであるこ
とが判明した。特に、電気的測定を行った結果、モリブ
デンの堆積とその除去によりＮ＋２９３２表面の変質が
生じていることがわかった。モリブデンを除去するため
にＰＡＷＮエッチで長い時間エツチングを行なった後で
も、Ｎ＋シリコンの導電率は処理されていないＮ＋シリ
コンの場合よりもずっと高い。更に、表面のスパッタ・
エツチングを行なった後、Ｎ＋材料の小部分を除去する
のに充分なプラズマ・エツチングを行なったところ、モ
リブデンの堆積とその除去を行なった材料と比べてＮ＋
導電率が劇的に低下した。これはＮ＋表面の永久的変質
が生じたことを示している。この変質は清浄工程や酸素
の灰化（ａｓｈｉｎｇ）を含む多数のレジスト処理工程
を行った後も接続する。この■質した表面は、アイラン
ドの形成後に堆積されてソースおよびドレーン・メタラ
イズ部にパターン形成される厚いモリブデン層１９との
間に良好な結果と接触を得るために重要である。

代替の実施例では、第１のモリブデンのキャップをソー
スおよびドレーン用のメタライズ層の堆積の直前まで除
去されない。このモリブデンのキャップは、ＩＴ○堆積
およびパターン形成のような中間処理工程の間、表面を
汚染から保護する。

この後でモリブデンのキャップをエツチングすることは
ＳＬ裏表面ら汚染物を取り去る点で都合が良い。

したがって上記のことから明らかなように本発明のプロ
セスはドーピングされた非晶質シリコン表面に対する接
触を著しく改舌する。更に本発明ノフロセスは薄膜非晶
質トランジスタの製造に用いられるマスク工程の数を減
少させる。更に、ここに述べたプロセスはマトリックス
・アドレス型の液晶ディスプレイでＦＥＴ制御デバイス
を形成するために特に有利である。また、このようなト
ランジスタの製造に伴なう処理時°問およびデバイスの
歩留りも本発明のプロセスによって改善される。

いくつかの実施例により本発明の詳細な説明してきたが
、当業者には多くの変形と変更を加えることができよう
。したがって、発明の趣旨と範囲内にあるこのような変
形や変更は特許請求の範囲に包含されるものである。　
　　′

【図面の簡単な説明】

第１Ａ図は薄膜ＦＥＴ製造の１段階におけるメサおよび
アイランド構造を示す断面図である。第１Ｂ図は第１Ａ
図と類似しているが、ソース／ドレーン・コンタクト材
料を堆積しパターン形成して得られた倒立形電界効果ト
ランジスタ・デバイスを示す断面図である。第２Ａ図は
本発明によるプロセスの最ρノの工程を示す断面図であ
る。第２Ｂ図は第２Ａ図と類似しているか、堆積したモ
リブデンの薄層を除去することによりＮ＋非晶質シリコ
ン表面の永久的変質が生じることを示す断面図である。 第２Ｃ図は第２Ｂ図の構造をマスクしてパターン形成し
た後に形成されるアイランドを示し、メサ構造が（ｊ在
しないことを示す断面図である。ｍ２Ｄ図は第２Ｃ図の
構造にソース／ドレーン・メタライズ層を堆積してパタ
ーン形成した後に得られる（１１４造を示す断面図であ
る。 ［符号の説明コ １０：基板 １２：ゲート電極 １４：絶縁層 １５ニド−ピングされた非晶′Ｕシリコン層１６：非晶
質シリコン層 １９：ソースおよびドレーン・メタライズ部２０：永久
的変質部分 ２１：モリブデン層

Claims (10)

【特許請求の範囲】
1. （１）非晶質シリコン表面との電気的コンタクトを向上
   させるための非晶質シリコン表面の処理方法であって、 上記非晶質シリコン表面の上にモリブデン層を堆積し、
   上記モリブデン層を除去する各工程を含むことを特徴と
   する非晶質シリコン表面の処理方法。
2. （２）上記除去工程が化学エッチングによって行なわれ
   る請求項１記載の非晶質シリコン表面の処理方法。
3. （３）上記化学エッチングが水溶液にしたリン酸、酢酸
   および硝酸の混合物を用いて行われる請求項２記載の非
   晶質シリコン表面の処理方法。
4. （４）堆積された上記モリブデン層の厚さが１０乃至１
   ００ナノメートルである請求項１記載の非晶質シリコン
   表面の処理方法。
5. （５）上記モリブデン層の厚さが約５０ナノメートルで
   ある請求項４記載の非晶質シリコン表面の処理方法。
6. （６）少なくとも上記モリブデンが除去された上記非晶
   質シリコン表面の上に金属を堆積する工程を含む請求項
   １記載の非晶質シリコン表面の処理方法。
7. （７）上記の堆積された金属をパターン形成する工程を
   含む請求項６記載の非晶質シリコン表面の処理方法。
8. （８）上記の堆積された金属がモリブデンである請求項
   ６記載の非晶質シリコン表面の処理方法。
9. （９）上記モリブデン層がスパッタリングによって堆積
   される請求項１記載の非晶質シリコン表面の処理方法。
10. （１０）上記非晶質シリコン表面がＮ＾＋非晶質シリコ
    ンよりなる請求項１記載の非晶質シリコン表面の処理方
    法。