JPS63287063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63287063A JPS63287063A JP12326387A JP12326387A JPS63287063A JP S63287063 A JPS63287063 A JP S63287063A JP 12326387 A JP12326387 A JP 12326387A JP 12326387 A JP12326387 A JP 12326387A JP S63287063 A JPS63287063 A JP S63287063A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係シ、特に絶縁ゲート
型電界効果トランジスタのゲート電極側面に側壁を形成
する製造方法に関する。
型電界効果トランジスタのゲート電極側面に側壁を形成
する製造方法に関する。
絶縁ゲート型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
と記す）の短チヤネル化、又はゲート電極及びソース・
ドレイン拡散層のシリサイド化のため、ゲート電極の側
面に絶縁膜の側壁を形成する必要がある。
と記す）の短チヤネル化、又はゲート電極及びソース・
ドレイン拡散層のシリサイド化のため、ゲート電極の側
面に絶縁膜の側壁を形成する必要がある。
従来、この側壁の形成方法として、ゲート電極を形成し
た後、ＣＶＤ法等によル絶縁膜を成長し、異方性エツチ
ングによシ、絶縁膜を除去し、ゲート電極の側面に絶縁
膜の側壁を残すという方法があった。
た後、ＣＶＤ法等によル絶縁膜を成長し、異方性エツチ
ングによシ、絶縁膜を除去し、ゲート電極の側面に絶縁
膜の側壁を残すという方法があった。
前述した従来のゲート電極の側面の側壁形成方法は、ゲ
ート電極の側面に成長した膜とそれ以上の部分に成長し
た膜の異方性エツチングに対するエツチングレートが同
じであるため、異方性エツチングのエツチングレートが
ウニへ面内でばらつきがあると、形成される側壁の形状
が均一とならず、また最悪の場合、側面に成長した膜も
エツチングされ、側壁が形成されないという欠点があっ
た。
ート電極の側面に成長した膜とそれ以上の部分に成長し
た膜の異方性エツチングに対するエツチングレートが同
じであるため、異方性エツチングのエツチングレートが
ウニへ面内でばらつきがあると、形成される側壁の形状
が均一とならず、また最悪の場合、側面に成長した膜も
エツチングされ、側壁が形成されないという欠点があっ
た。
また異方性エツチングとして、一般的に反応性イオンエ
ツチングが用いられるが、このエツチングによシ、エツ
チングの最終段階でソース・ドレイン拡散層領域の半導
体基板表面がエツチング雰囲気にさらされるため、半導
体基板がエツチングされ、また汚染や欠陥等が生じて、
ソース・ドレイン拡散層のリーク電流が増大するという
欠点があった。
ツチングが用いられるが、このエツチングによシ、エツ
チングの最終段階でソース・ドレイン拡散層領域の半導
体基板表面がエツチング雰囲気にさらされるため、半導
体基板がエツチングされ、また汚染や欠陥等が生じて、
ソース・ドレイン拡散層のリーク電流が増大するという
欠点があった。
本発明の目的は、前記欠点が解決され、側壁が良好に形
成され、また半導体基板に損傷を与えないようにする半
導体装置の製造方法を提供することＫある。
成され、また半導体基板に損傷を与えないようにする半
導体装置の製造方法を提供することＫある。
本発明の半導体装置の製造方法の構成は、半導体基板に
ゲート電極を形成した後、前記半導体基板上に第１の絶
縁膜を形成する工程と前記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜の前記ゲート電
極の側面に位置する部分以外の前記第２の絶縁膜を選択
的に除去する工程と、前記第１の絶縁膜の前記ゲート電
極の側面に位置する部分に比べて他の部分に不純物が優
勢的にイオン注入されるように、イオン注入エネルギを
選択して、前記第１の絶縁膜に不純物をイオン注入する
工程と、前記不純物をイオン注入した前記第１の絶縁膜
をウェットエッチングにより選択的に除去する工程とを
備えていることを特徴とする。
ゲート電極を形成した後、前記半導体基板上に第１の絶
縁膜を形成する工程と前記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜の前記ゲート電
極の側面に位置する部分以外の前記第２の絶縁膜を選択
的に除去する工程と、前記第１の絶縁膜の前記ゲート電
極の側面に位置する部分に比べて他の部分に不純物が優
勢的にイオン注入されるように、イオン注入エネルギを
選択して、前記第１の絶縁膜に不純物をイオン注入する
工程と、前記不純物をイオン注入した前記第１の絶縁膜
をウェットエッチングにより選択的に除去する工程とを
備えていることを特徴とする。
次に本発明について図面を参照して詳細に説明する。Ｍ
ＯＳＦＥＴを用いた半導体集積回路装置の製造方法は本
発明の第１の実施例として、第１図（ａ）乃至第１図（
ｄ）を用いて工程を追って説明する。
ＯＳＦＥＴを用いた半導体集積回路装置の製造方法は本
発明の第１の実施例として、第１図（ａ）乃至第１図（
ｄ）を用いて工程を追って説明する。
第１図（ａ）において、Ｐ型シリコン基板１の不活性領
域に、Ｐ型不純物拡散層のチャネルストッパ２と１μｍ
のフィールド酸化膜３を形成する。次に活性領域に３０
０Ａのゲート酸化膜４を成長し、その上にＮ塁不純物を
拡散した多結晶シリコンを形成し、写真蝕刻法によシ、
ゲート電極５を形成し、ゲート電極の表面に酸化膜６を
成長する。次に、リンをｌＸｌ０ ｆｉ ｉどイオ
ン注入し、高抵抗のＮｆｉ不純物拡散層７を形成する。
域に、Ｐ型不純物拡散層のチャネルストッパ２と１μｍ
のフィールド酸化膜３を形成する。次に活性領域に３０
０Ａのゲート酸化膜４を成長し、その上にＮ塁不純物を
拡散した多結晶シリコンを形成し、写真蝕刻法によシ、
ゲート電極５を形成し、ゲート電極の表面に酸化膜６を
成長する。次に、リンをｌＸｌ０ ｆｉ ｉどイオ
ン注入し、高抵抗のＮｆｉ不純物拡散層７を形成する。
その後、ＣＶＤ法によ、９．０．３μの酸化膜８を成長
し、その〜 上にＣＶＤ法によ、ｊ９．５００Ａの窒化膜９を成長す
る。
し、その〜 上にＣＶＤ法によ、ｊ９．５００Ａの窒化膜９を成長す
る。
次に、第１図（ｂ）において、窒化膜９を異方性エツチ
ングによシ、ゲート電極５の側面にのみ窒化膜９を残し
、他の部分を選択的に除去する。次に、リンを加速エネ
ルギ１００ｋｅＶで％ １×１０− はどイオン注入し
、リンを添加した酸化膜１０を形成する。
ングによシ、ゲート電極５の側面にのみ窒化膜９を残し
、他の部分を選択的に除去する。次に、リンを加速エネ
ルギ１００ｋｅＶで％ １×１０− はどイオン注入し
、リンを添加した酸化膜１０を形成する。
次に、第１図（Ｃ） において、バッフアート・フッ酸
によシ、リンを添加した酸化膜１０を除去し、ゲート電
極５の側面に側壁１１を形成する。この時に、ゲート電
極５の側面に残っている窒化膜９社、エツチングされな
いため、側壁１１０幅はエツチングによ）減少し表い。
によシ、リンを添加した酸化膜１０を除去し、ゲート電
極５の側面に側壁１１を形成する。この時に、ゲート電
極５の側面に残っている窒化膜９社、エツチングされな
いため、側壁１１０幅はエツチングによ）減少し表い。
次に第１図（ｄ）において、ヒ素のイオン注入によシ、
低抵抗のＮ型不純物拡散層１２を形成し、その後、通常
のプロセスに従い、層間絶縁膜１３を成長し、シリコン
を含んだアルミニウム電極１４を形成して完成する。
低抵抗のＮ型不純物拡散層１２を形成し、その後、通常
のプロセスに従い、層間絶縁膜１３を成長し、シリコン
を含んだアルミニウム電極１４を形成して完成する。
第２図（ａ）乃至第２図（ｃ＋は本発明の第２の実施例
の半導体装置の製造方法を示す断面図である。第２図（
ａ）において鉱、第１図（ｂ）−＊でのプロセスを経た
後リンを添加した酸化膜ｌＯ及びソース・ドレイン拡散
層上の酸化膜４、ゲート電極上の酸化膜６を除去する。
の半導体装置の製造方法を示す断面図である。第２図（
ａ）において鉱、第１図（ｂ）−＊でのプロセスを経た
後リンを添加した酸化膜ｌＯ及びソース・ドレイン拡散
層上の酸化膜４、ゲート電極上の酸化膜６を除去する。
次に第２図において、スパッタ法により、１０００Ａの
チタン膜１５を形成する。次に第２図（ｃＪ において
、６００℃、窒素雰囲中で熱処理を行なって、チタン・
シリサイド層１６を形成し、その後通常のプロセスに従
い、層間膜１３を成長し、シリコンを含んだアルミニウ
ム電極１４を形成して、完成する。
チタン膜１５を形成する。次に第２図（ｃＪ において
、６００℃、窒素雰囲中で熱処理を行なって、チタン・
シリサイド層１６を形成し、その後通常のプロセスに従
い、層間膜１３を成長し、シリコンを含んだアルミニウ
ム電極１４を形成して、完成する。
以上説明したように、本発明は、不純物がイオン注入さ
れた酸化膜のエツチングレートが、不純物がイオン注入
されていない酸化膜よシ大きいため１等方性のエツチン
グであるウェットエツチングによって、ゲート電極の側
面に側壁を形成でき、そしてウェットエツチングである
ため、半導体基板表面に損傷を与えることがなく、リー
ク電流の少ないソース・ドレイン拡散層を形成すること
が出来るという効果がある。
れた酸化膜のエツチングレートが、不純物がイオン注入
されていない酸化膜よシ大きいため１等方性のエツチン
グであるウェットエツチングによって、ゲート電極の側
面に側壁を形成でき、そしてウェットエツチングである
ため、半導体基板表面に損傷を与えることがなく、リー
ク電流の少ないソース・ドレイン拡散層を形成すること
が出来るという効果がある。
特に１第１の・実施例で示したＭＯＳＦＥＴは、側壁１
１０幅によシ、高抵抗拡散層７の長さが決定され、それ
によ、９．ＭＯＳＦＥＴの特性が大きく影響されるため
、側壁１１０幅を高精度に制御する必要があるが、本発
明によれば側壁１１の側面にエツチングレートの小さい
膜、例えに窒化膜９を形成するととくよシ、側壁の幅を
精度良く形成することが出来るという効果がある。
１０幅によシ、高抵抗拡散層７の長さが決定され、それ
によ、９．ＭＯＳＦＥＴの特性が大きく影響されるため
、側壁１１０幅を高精度に制御する必要があるが、本発
明によれば側壁１１の側面にエツチングレートの小さい
膜、例えに窒化膜９を形成するととくよシ、側壁の幅を
精度良く形成することが出来るという効果がある。
したがって、本発明は、信頼性の高い、集積度の向上し
た半導体装置を得ることが出来る効果がある。
た半導体装置を得ることが出来る効果がある。
第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
の半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至第２図（Ｃ）は本発明の第２の実施例の半導
体装置の製造方法を工程順に示す断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６・・・酸化膜、７・・・高抵抗
Ｎ型拡散層、８・・・酸化膜、９・・・窒化膜、１０・
・・リンを添加した酸化膜、１１・・・側壁、１２・・
・Ｎｆｉ不純物拡散層、１３・・・層間絶縁膜、１４・
・・アルミニウム電極、１５・・・チタン膜、１６・・
・チタンシリサイド層。
の半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至第２図（Ｃ）は本発明の第２の実施例の半導
体装置の製造方法を工程順に示す断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６・・・酸化膜、７・・・高抵抗
Ｎ型拡散層、８・・・酸化膜、９・・・窒化膜、１０・
・・リンを添加した酸化膜、１１・・・側壁、１２・・
・Ｎｆｉ不純物拡散層、１３・・・層間絶縁膜、１４・
・・アルミニウム電極、１５・・・チタン膜、１６・・
・チタンシリサイド層。
Claims (2)
- （１）絶縁ゲート型電界効果トランジスタを製造する半
導体装置の製造方法において、半導体基板にゲート電極
を形成した後、前記半導体基板上に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜の前記ゲート電極の側面
に位置する部分以外の前記第２の絶縁膜を選択的に除去
する工程と、前記第１の絶縁膜の前記ゲート電極の側面
に位置する部分に比べて、他の部分に不純物が優勢的に
イオン注入されるように、イオン注入エネルギを選択し
て、前記第１の絶縁膜に不純物をイオン注入する工程と
、前記不純物をイオン注入した前記第１の絶縁膜をウェ
ットエッチングにより選択的に除去する工程とを備えて
いることを特徴とする半導体装置の製造方法。 - （２）第１の絶縁膜が、ＣＶＤ法またはスパッタ法によ
り形成された酸化膜であり、第２の絶縁膜がＣＶＤ法ま
たはスパッタ法により形成された窒化膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326387A JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326387A JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63287063A true JPS63287063A (ja) | 1988-11-24 |
| JPH0557734B2 JPH0557734B2 (ja) | 1993-08-24 |
Family
ID=14856237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12326387A Granted JPS63287063A (ja) | 1987-05-19 | 1987-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287063A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6713847B2 (ja) | 2016-06-14 | 2020-06-24 | 株式会社トプコン | 測量システム |
-
1987
- 1987-05-19 JP JP12326387A patent/JPS63287063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557734B2 (ja) | 1993-08-24 |
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