JPH0423462A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0423462A JPH0423462A JP2126612A JP12661290A JPH0423462A JP H0423462 A JPH0423462 A JP H0423462A JP 2126612 A JP2126612 A JP 2126612A JP 12661290 A JP12661290 A JP 12661290A JP H0423462 A JPH0423462 A JP H0423462A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＣＭＯＳ型半導体装置におけるＮチャネルＬ
Ｄ Ｄ （Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｏｒａｉｎ）
）ランジスタと単一ドレイン型のＰチャネルトラン
ジスタの製造方法に関するものである。
Ｄ Ｄ （Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｏｒａｉｎ）
）ランジスタと単一ドレイン型のＰチャネルトラン
ジスタの製造方法に関するものである。
（従来の技術）
従来、この種の半導体装置の製造方法においては、Ｎチ
ャネル及びＰチャネルトランジスタのゲート電極形成後
に、ＮチャネルトランジスタのＬＤＤ構造を得るために
ｎ−層を形成時にＰチャネル領域を通常のホトリソグラ
フィー技術を用いてレジストによってマスクをし、ｎ−
のイオン注入を行ない、その後サイドウオールスペーサ
ーを形成し、もう−度Ｐチャネル領域をマスクするホト
リソグラフィーを行ない、ｎ＋層形成のためのイオン注
入を行なっていた。
ャネル及びＰチャネルトランジスタのゲート電極形成後
に、ＮチャネルトランジスタのＬＤＤ構造を得るために
ｎ−層を形成時にＰチャネル領域を通常のホトリソグラ
フィー技術を用いてレジストによってマスクをし、ｎ−
のイオン注入を行ない、その後サイドウオールスペーサ
ーを形成し、もう−度Ｐチャネル領域をマスクするホト
リソグラフィーを行ない、ｎ＋層形成のためのイオン注
入を行なっていた。
（発明が解決しようとする課題）
しかしながら、前述の従来の製造方法では、Ｎチャネル
トランジスタ部のＮ−領域形成においてホトリソグラフ
ィ工程が必要とされ製造工程が複雑になっていた。この
発明は、以上述べたＣＭＯ５型半導体装置においてＮチ
ャネルトランジスタをＬＤＤ化する際に、必要とされる
Ｎ−９１域形成のホトリソグラフィプロセスを取り除き
、工程を簡略化する半導体装置の製造方法を提供するこ
とを目的とする。
トランジスタ部のＮ−領域形成においてホトリソグラフ
ィ工程が必要とされ製造工程が複雑になっていた。この
発明は、以上述べたＣＭＯ５型半導体装置においてＮチ
ャネルトランジスタをＬＤＤ化する際に、必要とされる
Ｎ−９１域形成のホトリソグラフィプロセスを取り除き
、工程を簡略化する半導体装置の製造方法を提供するこ
とを目的とする。
（課題を解決するための手段）
この発明は前述の課題を解決するためＣＭＯＳ型半導体
装置の製造において、ＮチャネルトランジスタをＬＤＤ
化する際に、ｐ ＋ ｂｆｊ域にＢＦ、をイオン注入し
、そのＦ（フッ素）による増速酸化によりＰ″領域ｎ″
領域よりも厚い酸化膜を形成し、その後ｎ″領域のみ酸
化膜を除去し、リンをドープしているサイドウオールを
形成しアニルを行ない、Ｎチャネル部のみリンを拡散さ
せｎ領域を形成するようにしたものである。
装置の製造において、ＮチャネルトランジスタをＬＤＤ
化する際に、ｐ ＋ ｂｆｊ域にＢＦ、をイオン注入し
、そのＦ（フッ素）による増速酸化によりＰ″領域ｎ″
領域よりも厚い酸化膜を形成し、その後ｎ″領域のみ酸
化膜を除去し、リンをドープしているサイドウオールを
形成しアニルを行ない、Ｎチャネル部のみリンを拡散さ
せｎ領域を形成するようにしたものである。
（作用）
本発明は前述のような製造方法としたため、ＣＭＯＳ型
半導体装置を製造する際、ｎ−６１域形成のためのホト
リソグラフィ工程とｎ−のリンの注入工程が削減でき、
製造工程の短縮、簡略化が実現できる。
半導体装置を製造する際、ｎ−６１域形成のためのホト
リソグラフィ工程とｎ−のリンの注入工程が削減でき、
製造工程の短縮、簡略化が実現できる。
（実施例）
第１図（ａ）〜げ）は本発明の実施例の工程の概略断面
図である。第１図（ａ）において、１は単結晶のＰ型シ
リコン（Ｓｉ）基板であり、まずこのシリコン基板１に
通常ホトリソグラフィー技術とイオン注入、アニールを
用いてＮウェル層２を形成する。その後通常の選択酸化
法により素子間を分離するためフィールド酸化膜３を形
成する。次いで、該フィールド酸化膜３で囲まれた素子
領域の基板１表面にゲート絶縁膜として酸化膜（ＳｉＯ
□）４を熱酸化により１００〜３００ Ａ程度形成する
。その後ゲート電極となる、ポリシリコン膜５を２００
０〜３０００人減圧ＣＶＤ法により形成し、該ポリシリ
コン膜５を低抵抗化させるためにリンなどの不純物を熱
拡散法あるいはイオン注入法によって３Ｘ１０”〜６×
１０２０ｃ「３程度の高濃度にドープした後、通常のホ
トリソグラフィー技術及びレジストをマスクとしたエツ
チングを行ない、ゲート電極４のバターニングを行なう
。その後第１図（ｂ）に示す様に後のイオン注入時のチ
ャネリング防止のためシリコン基板１を熱酸化により１
００〜３００人程度の酸化膜６を形成しＮチャネル部に
通常のホトリソグラフィー技術を用いレジスト７を形成
する。このレジスト７およびフィールド酸化膜３、ゲー
ト電極５をマスクとしてＢＦ２を１×１０′５〜５Ｘ１
０１″ｃｍ−２程度のドーズ量及び３０〜４０ｋｅＶの
エネルギーでイオン注入する。レジスト７除去後チヤネ
リング防止のための酸化膜６を希フッ酸等のエンチャン
トを用い除去する。
図である。第１図（ａ）において、１は単結晶のＰ型シ
リコン（Ｓｉ）基板であり、まずこのシリコン基板１に
通常ホトリソグラフィー技術とイオン注入、アニールを
用いてＮウェル層２を形成する。その後通常の選択酸化
法により素子間を分離するためフィールド酸化膜３を形
成する。次いで、該フィールド酸化膜３で囲まれた素子
領域の基板１表面にゲート絶縁膜として酸化膜（ＳｉＯ
□）４を熱酸化により１００〜３００ Ａ程度形成する
。その後ゲート電極となる、ポリシリコン膜５を２００
０〜３０００人減圧ＣＶＤ法により形成し、該ポリシリ
コン膜５を低抵抗化させるためにリンなどの不純物を熱
拡散法あるいはイオン注入法によって３Ｘ１０”〜６×
１０２０ｃ「３程度の高濃度にドープした後、通常のホ
トリソグラフィー技術及びレジストをマスクとしたエツ
チングを行ない、ゲート電極４のバターニングを行なう
。その後第１図（ｂ）に示す様に後のイオン注入時のチ
ャネリング防止のためシリコン基板１を熱酸化により１
００〜３００人程度の酸化膜６を形成しＮチャネル部に
通常のホトリソグラフィー技術を用いレジスト７を形成
する。このレジスト７およびフィールド酸化膜３、ゲー
ト電極５をマスクとしてＢＦ２を１×１０′５〜５Ｘ１
０１″ｃｍ−２程度のドーズ量及び３０〜４０ｋｅＶの
エネルギーでイオン注入する。レジスト７除去後チヤネ
リング防止のための酸化膜６を希フッ酸等のエンチャン
トを用い除去する。
次に第１図（Ｃ）に示すように、全面をシリコン基板上
で２００〜４００人酸化される条件で、酸化膜８を形成
する。このとき、Ｐチャネルソース／ドレイン部には、
ＢＦ２がイオン注入されているため、Ｆ（フッ素）によ
る増速酸化によって、酸化膜はＮチャネルソース／ドレ
イン部２００〜４００人に対し、５００〜８００人形成
される。またゲート電極部はポリシリコン膜であるため
ゲート電極上に５００〜８００ Ａの酸化膜が形成され
る。同時にこの酸化による熱処理によりＰ゛拡散層９が
形成される。
で２００〜４００人酸化される条件で、酸化膜８を形成
する。このとき、Ｐチャネルソース／ドレイン部には、
ＢＦ２がイオン注入されているため、Ｆ（フッ素）によ
る増速酸化によって、酸化膜はＮチャネルソース／ドレ
イン部２００〜４００人に対し、５００〜８００人形成
される。またゲート電極部はポリシリコン膜であるため
ゲート電極上に５００〜８００ Ａの酸化膜が形成され
る。同時にこの酸化による熱処理によりＰ゛拡散層９が
形成される。
次にＮチャネルソース／ドレイン部上の酸化膜８がちょ
うど除去される条件で希フッ酸等を用い除去する。この
ときＰチャネルソースト１４フ部には、３００〜４００
人の酸化膜８が残る。
うど除去される条件で希フッ酸等を用い除去する。この
ときＰチャネルソースト１４フ部には、３００〜４００
人の酸化膜８が残る。
次にサイドウオールスペーサ−１０となるＰＳＣ膜をＣ
ＶＤ法により形成する。このときのＰＳＣ。
ＶＤ法により形成する。このときのＰＳＣ。
膜中のリン濃度は全ての熱履歴を経た後でｎ−層のリン
濃度がＩ Ｘ １０ ｌ８ｃｍ−３程度になるように調
整されるが、−船釣には１×１０１８ｃｍ″３〜１×１
０Ｉ１０ｌ９’の範囲で決定される。次に第１図（ｄ）
に示される様に通常のＲＩＥ（リアクティブイオンエツ
チング）を用いてサイドウオールスペーサー１０を形成
する。このときＮチャネル部はＰＳＧのサイドウオール
スペーサー１０がシリコン基板と直接つながっているの
に対し、Ｐチャネル部はＰＳＧサイドウオールスペーサ
ー１０とシリコン基板の間に熱酸化膜８がはさまれてい
る。
濃度がＩ Ｘ １０ ｌ８ｃｍ−３程度になるように調
整されるが、−船釣には１×１０１８ｃｍ″３〜１×１
０Ｉ１０ｌ９’の範囲で決定される。次に第１図（ｄ）
に示される様に通常のＲＩＥ（リアクティブイオンエツ
チング）を用いてサイドウオールスペーサー１０を形成
する。このときＮチャネル部はＰＳＧのサイドウオール
スペーサー１０がシリコン基板と直接つながっているの
に対し、Ｐチャネル部はＰＳＧサイドウオールスペーサ
ー１０とシリコン基板の間に熱酸化膜８がはさまれてい
る。
次に第１図（ｅ）に示される様に後のイオン注入のチャ
ンネリング防止のための酸化膜１１の形成及び、ＰＳＧ
のサイドウオールスペーサー１０からのリンのｎ−領域
への拡散を目的に、シリコン基板上に２００〜３００Ａ
形成する条件で酸化を行ない、酸化膜１１を形成する。
ンネリング防止のための酸化膜１１の形成及び、ＰＳＧ
のサイドウオールスペーサー１０からのリンのｎ−領域
への拡散を目的に、シリコン基板上に２００〜３００Ａ
形成する条件で酸化を行ない、酸化膜１１を形成する。
このときの酸化濃度は、ＰＳＧ膜のサイドウオールスペ
ーサ−１０からのリンの拡散を考慮し、９００〜１００
０°Ｃの酸化とする。
ーサ−１０からのリンの拡散を考慮し、９００〜１００
０°Ｃの酸化とする。
この酸化熱処理においてＮチャネル部サイドウオールス
ペーサー１０下部はシリコン基板であり、サイドウオー
ルスペーサー１０からリンがシリコン基板中に拡散しｎ
−領域１２を形成する。これに対し、Ｐチャネル部サイ
ドウオールスペーサー１０とシリコン基板１の間には熱
酸化膜８があるため、サイドウオールスペーサー１０中
のリンのシリコン基板への拡散は起らない。次に通常の
ホトリソグラフィー技術によりＰチャネル部にレジスト
１３を形成する。ごのレジスト１３及びフィールド酸化
膜３、ゲート電極５、サイドウオールスペーサ−１０を
マスクとして、ヒ素をＩ Ｘｉ Ｏ”〜ＩＸＩＯＩ６ｃ
ｍペイオンを注入し９００°Ｃのアニルを行うことで第
１図（ｆ）に示すｎ″′領域１４を形成する。
ペーサー１０下部はシリコン基板であり、サイドウオー
ルスペーサー１０からリンがシリコン基板中に拡散しｎ
−領域１２を形成する。これに対し、Ｐチャネル部サイ
ドウオールスペーサー１０とシリコン基板１の間には熱
酸化膜８があるため、サイドウオールスペーサー１０中
のリンのシリコン基板への拡散は起らない。次に通常の
ホトリソグラフィー技術によりＰチャネル部にレジスト
１３を形成する。ごのレジスト１３及びフィールド酸化
膜３、ゲート電極５、サイドウオールスペーサ−１０を
マスクとして、ヒ素をＩ Ｘｉ Ｏ”〜ＩＸＩＯＩ６ｃ
ｍペイオンを注入し９００°Ｃのアニルを行うことで第
１図（ｆ）に示すｎ″′領域１４を形成する。
以下ここには示していないが中間絶縁膜の形成、コンタ
クトホールの形成、メタル配線の形成及び最終保護膜の
形成を経て、Ｎチャネル及びＰチャネル型トランジスタ
を同一基板上に有するＣＭＯＳ構造の半導体装置が完成
される。
クトホールの形成、メタル配線の形成及び最終保護膜の
形成を経て、Ｎチャネル及びＰチャネル型トランジスタ
を同一基板上に有するＣＭＯＳ構造の半導体装置が完成
される。
（発明の効果）
以上詳細に説明した様に本発明によれば、Ｐチャネル領
域のソース、ドレイン部へのＢＦ２のイオン注入と、そ
のＦによる増速酸化現象、及びサイドウオールスペーサ
ーをＰＳＧにより形成しこのＰＳＧよりリンを熱拡散に
より、ドープしＮチャネル部のｎ−領域を形成する様に
したことで、ｎ−ｐＷ域影形成ためのホトリソグラフィ
ー及びｎのリンのイオン注入のプロセスステップを削減
することができる。
域のソース、ドレイン部へのＢＦ２のイオン注入と、そ
のＦによる増速酸化現象、及びサイドウオールスペーサ
ーをＰＳＧにより形成しこのＰＳＧよりリンを熱拡散に
より、ドープしＮチャネル部のｎ−領域を形成する様に
したことで、ｎ−ｐＷ域影形成ためのホトリソグラフィ
ー及びｎのリンのイオン注入のプロセスステップを削減
することができる。
第１図は本発明の工程断面図である。
■・・・Ｐ型Ｓｉ基板、２・・・Ｎウェル層、３・・・
フィールド酸化膜、４，６，８．１１・・・酸化膜（Ｓ
ｉＯｚ）、５・・・ポリシリコン膜、７．１３・・・レ
ジスト、９・・・Ｐ゛拡散層、１０・・・ＰＳＧサイド
ウオール、１２・・・Ｎ−領域、１４・・・Ｎ″領域
フィールド酸化膜、４，６，８．１１・・・酸化膜（Ｓ
ｉＯｚ）、５・・・ポリシリコン膜、７．１３・・・レ
ジスト、９・・・Ｐ゛拡散層、１０・・・ＰＳＧサイド
ウオール、１２・・・Ｎ−領域、１４・・・Ｎ″領域
Claims (1)
- 【特許請求の範囲】 ＬＤＤ型のＮチャネルトランジスタ、及び、単一ドレ
イン型のＰチャネルトランジスタを有するＣＭＯＳ半導
体装置の製造方法において、 ａ）ゲート電極形成後にＢＦ＿２のイオン注入によって
Ｐ＾＋層を形成する工程と、 ｂ）前記ＢＦ＿２イオン注入によりＰ＾＋層上のみＢＦ
＿２のフッ素の影響により選択的に厚く酸化する工程と
、 ｃ）前記酸化膜をＰ＾＋層上以外のｎ＾＋層上もしくは
ｎ＾＋層上の酸化膜を希フッ酸で除去し、かつこのとき
、Ｐ＾＋層上に酸化膜を残す工程と、ｄ）ｎ＾−層形成
のためのサイドウォールスペーサーをＰＳＧ膜で形成す
る工程と、 ｅ）前記ＰＳＧ膜中のリンをアニールにより、ｎ＾−層
のみに選択的に拡散させる工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126612A JPH0423462A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126612A JPH0423462A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423462A true JPH0423462A (ja) | 1992-01-27 |
Family
ID=14939510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126612A Pending JPH0423462A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181222A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | 相補型ｍｉｓｆｅｔおよびその製造方法 |
| JPH08228000A (ja) * | 1994-07-30 | 1996-09-03 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| CN107045985A (zh) * | 2016-02-05 | 2017-08-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
1990
- 1990-05-18 JP JP2126612A patent/JPH0423462A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08228000A (ja) * | 1994-07-30 | 1996-09-03 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| JPH08181222A (ja) * | 1994-12-27 | 1996-07-12 | Nec Corp | 相補型ｍｉｓｆｅｔおよびその製造方法 |
| CN107045985A (zh) * | 2016-02-05 | 2017-08-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107045985B (zh) * | 2016-02-05 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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