JPS63272094A - Automatic wiring method for printed wiring board - Google Patents
Automatic wiring method for printed wiring boardInfo
- Publication number
- JPS63272094A JPS63272094A JP62106951A JP10695187A JPS63272094A JP S63272094 A JPS63272094 A JP S63272094A JP 62106951 A JP62106951 A JP 62106951A JP 10695187 A JP10695187 A JP 10695187A JP S63272094 A JPS63272094 A JP S63272094A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- point
- points
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000010586 diagram Methods 0.000 description 14
- 238000003491 array Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、プリント基板の自動配線を実行する方法に
関し、特に結線率を高くすることが出来る自動配線方法
に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for automatically wiring a printed circuit board, and particularly to an automatic wiring method that can increase the wiring connection rate.
〈従来技術〉
プリント基板の自動配線を行う方法として線分探索法が
広く利用されている。この線分探索法を第９図に基づい
て説明する。第９図において、１はプリント基板であり
、その中の点ＡからＢに至る経路を決定するものとする
。斜線部２は経路をひくことが出来ない障害物、実１ａ
３は既存の配線である。経路を探索するためにこの点Ａ
、Ｂを含む既存の線分３をレベルＯの線分とし、点Ａを
含むレベルＯの線分と点Ｂを含むレベル０の線分が交差
しないかを調べる。交差しなければレベル０の線分から
スルーホールを新たに作らなくてもひける線分をレベル
１の線分とし、点Ａに属するレベル１の線分が点Ｂに属
するレベル０および１の線分と交差しないかを調べる。<Prior Art> The line segment search method is widely used as a method for automatically wiring printed circuit boards. This line segment search method will be explained based on FIG. 9. In FIG. 9, 1 is a printed circuit board, and a route from point A to B on the printed circuit board is determined. Shaded area 2 is an obstacle that prevents the route from being drawn, real 1a
3 is existing wiring. This point A to search the route
, B is set as a level O line segment, and it is checked whether the level O line segment including point A and the level 0 line segment including point B intersect. A line segment that can be drawn from a level 0 line without creating a new through hole if it does not intersect is a level 1 line segment, and a level 1 line segment that belongs to point A is a level 0 and 1 line segment that belongs to point B. Check to see if it intersects with
点ａ４はレベル１の線分を表わす。第９図の例ではレベ
ル１の線分では交差点が存在しないので、レベル１の線
分か６ス／Ｌ／ニホールをｉａ追加してひける線分であ
るレベル２の線分を仮想し、交差点が無いかを調べる。Point a4 represents a level 1 line segment. In the example in Figure 9, there is no intersection in the level 1 line segment, so we hypothetically create a level 2 line segment, which is a line segment drawn by adding 6 S/L/Niholes to the level 1 line segment, and Check to see if there is.
一点鎖線５はレベル２の線分を表わす。なお、各レベル
の線分は等間隔に引くものとする。Ａ点のレベル２の線
分は点Ｃで８点のレベルＯの線分と交差するので、この
点および他のおれまがり点Ｃ′にスルーホールを作り、
逆にたどって２重線で示した経路６を確定する。以後こ
の経路を障害物化し、新たな経路を探索する。なお、レ
ベル２の線分で交差点がみつからない場合はレベル３、
レベル４・・・・・・・・・の線分を仮想し、交点を探
索する。A dashed-dotted line 5 represents a level 2 line segment. Note that line segments at each level are drawn at equal intervals. The level 2 line segment at point A intersects the level O line segment at point C, so make a through hole at this point and another intersection point C'.
Follow the route in the opposite direction to determine route 6 shown by the double line. Afterwards, this route will be used as an obstacle and a new route will be searched. In addition, if no intersection is found in the level 2 line segment, level 3,
Level 4: Imagine line segments and search for intersections.
このようにすると、スルーホールの個数が最小の経路を
効率的に探索することが出来る。In this way, it is possible to efficiently search for a route with the minimum number of through holes.
〈発明が解決すべき問題点〉
しかしながら、この様なプリント基板の自動配線方法は
一度固定した配線はそれ以後障害物として扱うので、配
線処理が進むに従って障害物が増加し、この障害物に遮
られて配線を確定するのが困難になる。子のため配線が
進むに従って新たな配線を確定することが難しくなり、
配線率が急激に低下するという欠点があった。<Problems to be Solved by the Invention> However, in this automatic wiring method for printed circuit boards, once the wiring is fixed, it is treated as an obstacle, so as the wiring process progresses, the number of obstacles increases, and the number of obstacles increases. This makes it difficult to determine the wiring. As the wiring progresses, it becomes difficult to finalize new wiring.
There was a drawback that the wiring rate decreased rapidly.
〈発明の目的〉
この発明の目的は、既配線パターンの障害物化を抑える
ことにより、配線率の向上を計ることが出来るプリント
基板の自動配線方法を提供することにある。<Object of the Invention> An object of the present invention is to provide an automatic wiring method for a printed circuit board that can improve the wiring efficiency by suppressing existing wiring patterns from becoming obstacles.
く問題点を解決するための手段〉
前記問題点を解決するために、本発明ではプリント基板
上に規則的に配置された格子点上の２点間の配線を決定
する操作を繰返して前記プリント基板の配線を行うプリ
ント基板の自動配線方法であって、このプリント基板を
複数の格子点を含む複数の小領域に分割し、この小領域
間の配線を探索して登録する概略配線を行った後この登
録された配線から前記小領域内の配線を決定する詳細配
線を行う様にしたものである。Means for Solving the Problems> In order to solve the above problems, the present invention repeats the operation of determining the wiring between two points on grid points regularly arranged on the printed circuit board. This is an automatic wiring method for printed circuit boards that performs circuit board wiring, in which the printed circuit board is divided into multiple small areas including multiple grid points, and the wiring between these small areas is searched and registered to perform rough wiring. Detailed wiring is then performed to determine the wiring within the small area from the registered wiring.
また、前記小領域間の配線を探索する過程で格子点にス
ルーホールが配置されると、このスルーホールを前記格
子点から外れた点に移動させかつその点を障害物化して
概略配線を進める様にしたものである。In addition, when a through hole is placed at a grid point in the process of searching for wiring between the small areas, the through hole is moved to a point away from the grid point and the point is made an obstacle to proceed with the general wiring. It was made in a similar manner.
〈実施例〉
この発明は、プリント基板を複数の小領域に分割し、こ
の小領域内の配線を確定しないで前記小領域間の配線を
行い、しかる後に小領域内の配線を確定するようにした
ものである。以下、この発明を実施例に基づいて説明す
る。第１図にこの実施例のフローチャートを示す。最初
にプリント基板の配線面を複数の小領域に分割する。次
いで概略配線を行う。概略配線は分割した小領域単位で
結線すべき２点間の経路を求めるものである。そのため
に、線分探索法等を用いて小領域単位の経路探索を行う
。経路が決まると、この経路が実際に小領域内で配線が
可能であるかを調べる小頭域内経路σ録判定を行う。こ
のために実際に小領域内で線分探索法などにより配線を
行って見るか、または単に小領域の幅から決定される配
線容量を調べることにより判定する。この段階では小領
域内で配線が可能であるか否かを調べるだけで実際の配
線は確定しない。小領域内での配線が可能であれば小領
域間の経路を登録し、可能でないか、または小領域間の
経路そのものが探索出来ないときは「経路なし」を登録
する。すべての結線すべき２点間の経路の探索が終了す
ると次に詳細配線を行う。詳細配線は各小領域内での配
線を確定するものである。すべての小領域の配線が終了
すると、自動配線作業が終了する。<Embodiment> The present invention divides a printed circuit board into a plurality of small areas, performs wiring between the small areas without determining the wiring within the small areas, and then determines the wiring within the small areas. This is what I did. Hereinafter, this invention will be explained based on examples. FIG. 1 shows a flowchart of this embodiment. First, the wiring surface of the printed circuit board is divided into multiple small areas. Next, general wiring is performed. Rough wiring is to find a route between two points to be connected in units of divided small areas. To this end, a route search is performed in small area units using a line segment search method or the like. Once the route is determined, intra-small area route σ record determination is performed to check whether this route can actually be wired within the small area. For this purpose, the determination is made by actually performing wiring within the small area using a line segment search method or by simply examining the wiring capacitance determined from the width of the small area. At this stage, it is only checked whether wiring is possible within the small area, and the actual wiring is not determined. If wiring within the small area is possible, a route between the small areas is registered, and if it is not possible or the route itself between the small areas cannot be searched, "no route" is registered. When all the routes between two points to be connected have been searched for, detailed wiring is then performed. Detailed wiring is for determining wiring within each small area. When the wiring of all the small areas is completed, the automatic wiring work ends.
次に第２図以降に基づいて具体的な例を説明する。第２
図は小領域の分割の例を示したものである。この例は両
面基板とし、（Ａ＞は表面、（Ｂ）は裏面である。表面
は横方向に短冊状に分割し、裏面は縦方向にやはり短冊
状に分割する。１０はこの様にして分割された小領域で
ある。１１は格子点であり、配線すべき点あるいはスル
ーホールはこの格子点上に来るように選ばれる。各小領
域は１列の格子点を含むように分割される。この格子点
１１の両側には配線を配置する領域１２が確保される。Next, a specific example will be explained based on FIG. 2 and subsequent figures. Second
The figure shows an example of dividing into small areas. In this example, a double-sided board is used, (A> is the front side, and (B) is the back side. The front side is divided into strips in the horizontal direction, and the back side is also divided into strips in the vertical direction. These are divided small areas. Reference numeral 11 is a grid point, and the points or through holes to be wired are selected to be on these grid points.Each small area is divided to include one row of grid points. .A region 12 for arranging wiring is secured on both sides of this lattice point 11.
第３図は配線の手順を例示したものである。第３図＜Ａ
）は表面および裏面の状態を表わしたものであり、点線
は小領域の境界を表わす。FIG. 3 illustrates the wiring procedure. Figure 3<A
) represent the state of the front and back surfaces, and the dotted line represents the boundary of the small area.
また、■〜■は相互に結線すべき点のペアを、「・」は
格子点を表わす。（Ｂ）は概略配線の様子を表わしたも
のである。この図で「×」はスルーホールを表わす。こ
の概略配線では配線をどの小領域で行うかだけを決定し
、具体的な配線は未定のままにしておく。例えば、点■
の配線ではプリント板の表面の一番上の小領域を左側に
向かって配線して左上端の格子点をスルーホールとし、
裏面の左端の小領域を下に向かって配線して点■に至る
経路を確保する。他の点についても同様に小領域での経
路を確保する。確保した経路は第４図に示すように登録
される。第４図（１）〜（３）は経路が登録されていく
様子を示す。この図において１１は格子点、１３は確保
した一経路である。Moreover, ■ to ■ represent pairs of points to be connected to each other, and "." represents a grid point. (B) shows a schematic diagram of the wiring. In this figure, "x" represents a through hole. In this rough wiring, only the small area in which the wiring will be performed is determined, and the specific wiring is left undetermined. For example, point ■
In the wiring, the topmost small area on the surface of the printed circuit board is routed toward the left, and the grid point at the upper left corner is used as a through hole.
Wire the small area on the left end of the back side downwards to secure a route to point ■. Routes in small areas are similarly secured for other points. The secured route is registered as shown in FIG. FIGS. 4(1) to 4(3) show how routes are registered. In this figure, 11 is a grid point, and 13 is a secured route.
各経路は交差しないように、また配ｍ領域の外側にはみ
ださないように格子点１１の両側に確保される。この段
階では一応の経路を確保するのみであり、具体的な配線
は決定しないでおく。この図に示すように、概略配線が
進むに従って小ＷＡ域間の経路が最適になるように再配
置される。（Ｃ）は詳細配線を示したものであり、概略
配線により 。Each route is secured on both sides of the lattice point 11 so as not to intersect or protrude outside the m-arrangement area. At this stage, only a temporary route is secured, and specific wiring is not determined. As shown in this figure, as the general wiring progresses, the routes between the small WA areas are rearranged to become optimal. (C) shows the detailed wiring, which is based on the schematic wiring.
て確保された経路の具体的な配線を決定する。１４はこ
の様にして決定された配線である。なお、概略配線にお
ける経路判定および詳細配線は、各小領域に属する格子
点列に並行な配線トラックのどのトラックを使うかをき
める一行配線法によって行う。Determine the specific wiring of the secured route. 14 is the wiring determined in this way. Note that route determination and detailed wiring in the general wiring are performed by a single-row wiring method in which it is determined which of the wiring tracks parallel to the lattice point arrays belonging to each small area is to be used.
第５図にこの自動配線を実行する装置のブロック図を示
す。第５図において、１５は制御モジュールであり、全
体の制御を統轄する。１６は基板配ＩＩｓ面分割モジュ
ール、１７は概略配線モジュール、１８は詳細配線モジ
ュールであり、それぞれ制御モジュール１５によって起
動される。基板配線面分割モジュール１６はプリント基
板の配線面を複数の小領域に分割する。概略配線モジュ
ール１７はこの分割された小領域間の経路をきめる。FIG. 5 shows a block diagram of a device that executes this automatic wiring. In FIG. 5, reference numeral 15 denotes a control module, which governs the overall control. 16 is a board layout IIs surface division module, 17 is a general wiring module, and 18 is a detailed wiring module, each of which is activated by the control module 15. The board wiring surface dividing module 16 divides the wiring surface of the printed circuit board into a plurality of small areas. The general wiring module 17 determines routes between the divided small areas.
１９は小領域単位経路探索モジュール、２ｏは小領域内
経路登録判定モジュールであり、概略配線モジュール１
７によって起動される。概略配線モジュール１７は小領
域単位経路探索モジュール１９により小額ｌｌｉ間の経
路を探索し、小領域内経路登録判定モジュール２０でこ
の経路が実際に配線出来るかを判定して、出来るなら経
路を登録する。19 is a small area unit route search module, 2o is a small area route registration determination module, and general wiring module 1
It is activated by 7. The general wiring module 17 uses the small region unit route search module 19 to search for a route between small amounts of lli, and the small region route registration determination module 20 determines whether this route can actually be routed, and if possible, registers the route. .
詳細配線モジュール１８は小領域内経路探索モジュール
２１を起動して、概略配線モジュール１７で登録された
経路の実際の配線を行う。The detailed wiring module 18 activates the intra-region route search module 21 to perform actual wiring of the route registered by the general wiring module 17.
この様な配線方法では、配線作業を円滑にかつ早く進め
るために配線のおれまがり点および表面と＊ＷＪの配線
面を結合するためのスルーホールは格子点におくように
して処理されるが、一旦スルーホールをおくと、それ以
後の配線でその格子点に別のスルーホールを設定するこ
とが出来なくなり、結線が進むに従って利用できる格子
点が少なくなる結果、結線率の向上が妨げられるという
問題点がある。すなわち、第６図（Ａ）において点■−
■、■−■間を結線する場合、（Ｂ）のようニ点■−■
の結線で格子点ａにスルーホールを配置すると、点■−
■間の結線が出来なくなる。なお、この図において２は
障害物、「・」は格子点である。この様な問題点を解決
するために概略配線の段階で浮動スルーホール化を行う
。浮動スルーホール化は格子点以外の点にスルーホール
を配置するものであり、プリント基板製造技術の進歩に
より実現される様になったものである。第７図に浮動ス
ルーホール化の手順を示す。（Ａ＞は概略配線における
配線の様子を示し、２２は格子点、２３は登録された配
線である。配線２３は格子点２２を経由して行なわれる
。通常ならこの格子点２２にスルーホールが形成される
が、（Ｂ）に示すようにこの格子点を外れた位Ｍ２４に
スルーホールを形成し、かつこの点を障害物化する。ス
ルーホールは格子点２２に至る２本の配線の交点に作る
様にする。格子点２２は再び使用出来るようになるので
、（Ｃ）のように配線２５を形成出来る。この配線でも
（Ｄ）のように格子点２２から外れた点にスルーホール
２６を形成して障害物化し、格子点２２を開放する。同
じ動作を繰返すことにより、（Ｅ）のように１つの格子
点に４つあるいはそれ以上のスルーホールを付属させる
ことが出来る。すなわち、格子点を外した位置にスルー
ホールを形成し、この点を障害物化する動作を繰返すよ
うにする。第８図にこの実施例を実行するｗｅのブロッ
ク図を示す。このブロック図は第５図のブロック図と比
較して浮動スルーホール化モジュール２７が追加されて
いる。この浮動スルーホール化モジュール２７はスルー
ホールが発生したときに概略配線モジュール１７により
起動され、格子点を外れた位置にスルーホールを移動さ
せると共にこの点を障害物として登録する。In such a wiring method, in order to proceed with the wiring work smoothly and quickly, through-holes for connecting the folding points and the surface of the wiring and the wiring surface of the *WJ are placed at lattice points. Once a through hole is placed, it becomes impossible to set another through hole at that lattice point in subsequent wiring, and as wiring progresses, the number of usable lattice points decreases, which impedes improvement in wiring efficiency. There is a point. That is, in FIG. 6(A), point ■-
When connecting between ■, ■-■, two points ■-■ as shown in (B)
When a through hole is placed at grid point a with the connection, point ■ -
■It becomes impossible to connect between the two. Note that in this figure, 2 is an obstacle, and "." is a lattice point. In order to solve these problems, floating through holes are created at the rough wiring stage. Floating through-holes are a method of arranging through-holes at points other than lattice points, and have become possible due to advances in printed circuit board manufacturing technology. Figure 7 shows the procedure for making floating through holes. (A> shows the wiring state in the general wiring, 22 is a grid point, and 23 is a registered wiring. The wiring 23 is performed via the grid point 22. Normally, a through hole is placed at this grid point 22. However, as shown in (B), a through hole is formed at a point M24 that is outside this lattice point, and this point is made an obstacle. Since the lattice points 22 can be used again, the wiring 25 can be formed as shown in (C). Even in this wiring, through holes 26 are made at points away from the lattice points 22 as shown in (D). By repeating the same operation, it is possible to attach four or more through holes to one lattice point as shown in (E). A through hole is formed at a position where the point is removed, and the operation of turning this point into an obstacle is repeated. Fig. 8 shows a block diagram of WE for carrying out this embodiment. This block diagram is similar to that shown in Fig. 5. A floating through-hole module 27 has been added compared to the block diagram.This floating through-hole module 27 is activated by the general wiring module 17 when a through hole occurs, and the through hole is placed at a position outside the grid point. is moved and this point is registered as an obstacle.
なお、これらの実施例では概略配線の後詳細配線を行っ
て終了するようにしたが、概略配線と詳細配線を交互に
複数回行うようにしてもよい。Note that in these embodiments, the detailed wiring is performed after the general wiring and ends, but the general wiring and the detailed wiring may be performed alternately a plurality of times.
また、小領域を短冊状に分割する様にしたが、他の分割
方法でもよい。また、各小領域に格子点を一列以上含む
様にしてもよい。Further, although the small area is divided into strips, other dividing methods may be used. Furthermore, each small region may include one or more rows of lattice points.
〈発明の効果〉
以上実施例に基づいて具体的に説明したように、この発
明では、プリント板の配線面を複数の小頭域に分割し、
概略配線でこれら小領域間の配線をまず決定して登録し
、その後小領域内の配線を確定するようにした。そのた
め、登録された小領域間のすべての経路を総合的に調べ
てからこの小領域内の詳細配線を決定することが出来る
ので、既配線パターンが固定することがなく、結線率の
向上を計ることが出来る。また、従来より美観上筋れた
パターンを発生出来る。<Effects of the Invention> As specifically explained based on the embodiments above, in this invention, the wiring surface of the printed board is divided into a plurality of small head areas,
The wiring between these small areas is first determined and registered using rough wiring, and then the wiring within the small areas is determined. Therefore, detailed wiring within this small area can be determined after comprehensively examining all routes between registered small areas, so existing wiring patterns are not fixed and the connection rate can be improved. I can do it. In addition, it is possible to generate a pattern that is aesthetically more streaky than before.
また、スルーホールを格子点から外して浮動化すること
により、１つの格子点で複数のスルーホールを生成する
ことが出来るので、結線率をさらに向上することが出来
る。Furthermore, by removing the through holes from the lattice points and making them float, it is possible to generate a plurality of through holes at one lattice point, thereby further improving the interconnection rate.
第１図は本発明に係るプリント板の自動配線方法の一実
施例のフローチャート、第２図は小領域に分割する方法
を説明するための図、ｍ３図は配線方法を説明するため
の図、第４図は結線の登録の一例を示す図、第５図は本
発明の方法を実施する装置のブロック図、第６図は浮動
スルーホール化の利点を説明するための図、第７図は浮
動スルーホール化の手順を説明するための図、第８図は
本発明の他の実施例のための装置のブロック図、ｍ９図
゛は従来のプリント基板の自動配線方法を説明するため
の図である。
１０・・・小領域、１１．２２・・・格子点、１５−９
．制御モジュール、１６・・・基板配線面分割モジュー
ル、１７・・・概略配線モジュール、１８・・・詳細配
線モジュール、１９・・・小領域単位経路探索モジュー
ル、２０・・・小領域内経路登録判定モジュール、２１
・・・小領域内経路探索モジュール、２７・・・浮動ス
ルーホール化モジュール。
第２図
（Ａ ）
（Ｂ）第４図
第３図
（Ａ）
（Ｃ）
第５図FIG. 1 is a flowchart of an embodiment of the automatic wiring method for printed circuit boards according to the present invention, FIG. 2 is a diagram for explaining the method of dividing into small areas, and diagram m3 is a diagram for explaining the wiring method. FIG. 4 is a diagram showing an example of connection registration, FIG. 5 is a block diagram of a device implementing the method of the present invention, FIG. 6 is a diagram for explaining the advantages of floating through holes, and FIG. 7 is a diagram showing an example of connection registration. Figure 8 is a block diagram of a device for another embodiment of the present invention; Figure m9 is a diagram for explaining the conventional automatic wiring method for printed circuit boards. It is. 10... Small area, 11.22... Lattice point, 15-9
．． Control module, 16... Board wiring surface division module, 17... General wiring module, 18... Detailed wiring module, 19... Small area unit route search module, 20... Small area route registration determination module, 21
. . . Small area route search module, 27 . . . Floating through-hole module. Figure 2 (A)
(B) Figure 4 Figure 3 (A) (C) Figure 5
Claims (2)
ら格子点上に配置された２点間の配線を決定する操作を
繰返して前記プリント基板の配線を行うプリント基板の
自動配線方法において、前記プリント基板を複数の格子
点を含む複数の小領域に分割し、この小領域間の配線を
探索して登録する概略配線を行い、その後この登録され
た配線から前記小領域内の配線を決定する詳細配線を行
うことを特徴とするプリント基板の自動配線方法。(1) In an automatic wiring method for a printed circuit board, in which grid points are arranged regularly on a printed circuit board, and the printed circuit board is wired by repeating an operation of determining wiring between two points arranged on these grid points. , the printed circuit board is divided into a plurality of small areas including a plurality of lattice points, the wiring between the small areas is searched and registered to perform general wiring, and then the wiring within the small area is determined from the registered wiring. An automatic wiring method for a printed circuit board, characterized in that detailed wiring is determined.
にスルーホールが配置されると、このスルーホールを前
記格子点から外れた点に移動させかつその点を障害物化
することを特徴とする特許請求の範囲第１項記載のプリ
ント基板の自動配線方法。(2) When a through hole is placed at the lattice point in the process of searching for wiring between the small areas, the through hole is moved to a point away from the lattice point and that point is made an obstacle. An automatic wiring method for a printed circuit board according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106951A JPH0731693B2 (en) | 1987-04-30 | 1987-04-30 | Automatic wiring method for printed circuit boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62106951A JPH0731693B2 (en) | 1987-04-30 | 1987-04-30 | Automatic wiring method for printed circuit boards |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272094A true JPS63272094A (en) | 1988-11-09 |
| JPH0731693B2 JPH0731693B2 (en) | 1995-04-10 |
Family
ID=14446669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62106951A Expired - Fee Related JPH0731693B2 (en) | 1987-04-30 | 1987-04-30 | Automatic wiring method for printed circuit boards |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731693B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165052A (en) * | 1989-11-24 | 1991-07-17 | Nec Corp | Wiring method |
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
| US6502228B1 (en) | 1999-06-16 | 2002-12-31 | Nec Toppan Circuit Solutions, Inc. | Route determination support device, route determination support method and storage medium storing therein program for executing method thereof, and printed substrate wiring method |
-
1987
- 1987-04-30 JP JP62106951A patent/JPH0731693B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165052A (en) * | 1989-11-24 | 1991-07-17 | Nec Corp | Wiring method |
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
| US6502228B1 (en) | 1999-06-16 | 2002-12-31 | Nec Toppan Circuit Solutions, Inc. | Route determination support device, route determination support method and storage medium storing therein program for executing method thereof, and printed substrate wiring method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731693B2 (en) | 1995-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6463575B1 (en) | Cell-layout method in integrated circuit devices | |
| CN101957876B (en) | Multilayer wiring method based on uneven grids in consideration of through holes | |
| JPS63225869A (en) | Wiring path search system | |
| JPH05102305A (en) | Automatic layout method of semiconductor integrated circuit | |
| JPS63272094A (en) | Automatic wiring method for printed wiring board | |
| US5825659A (en) | Method for local rip-up and reroute of signal paths in an IC design | |
| JP2566788B2 (en) | Printed circuit board wiring method | |
| JP2713969B2 (en) | Automatic wiring pattern setting method | |
| JP2818247B2 (en) | Automatic wiring method for semiconductor device | |
| JPS6172364A (en) | Automatic wiring design system | |
| JPH077424B2 (en) | Automatic wiring method | |
| KR100199009B1 (en) | Auto routing method of printed circuit board by object directed maze search | |
| JPH0476154B2 (en) | ||
| JPH01296379A (en) | Method for automatically designing layout of circuit | |
| JPS62139342A (en) | Lsi design | |
| JPS62134769A (en) | Automatic wiring path determining method | |
| JPS6386597A (en) | Automatic wiring process of pattern in printed wiring board | |
| JP3077383B2 (en) | Automatic wiring mechanism for printed circuit board CAD | |
| JPS6355783B2 (en) | ||
| JP3755669B2 (en) | A method for designing electronic devices using an automatic layout system that automatically routes a large number of nets. | |
| JP3006156B2 (en) | Automatic wiring method | |
| JPH0754532B2 (en) | Multi-layer simultaneous wiring method | |
| JPH01152578A (en) | Automatic wiring processing system | |
| JPS635794B2 (en) | ||
| JPH0652532B2 (en) | Circuit board wiring route search method by CAD |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |