JP2818247B2 - Automatic wiring method for semiconductor device - Google Patents
Automatic wiring method for semiconductor deviceInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、スタンダードセル方式やゲートアレー方
式等の半導体装置の配線方法に関し、特に、CADを用い
た半導体装置の自動配線方法に関する。Description: Object of the Invention (Industrial Application Field) The present invention relates to a wiring method for a semiconductor device such as a standard cell method or a gate array method, and more particularly, to an automatic wiring method for a semiconductor device using CAD. About the method.
（従来の技術） 半導体微細加工技術の進歩によって、チップに搭載で
きる回路素子の数が年々増加している。このため、LSI
の設計は設計時間を考慮すると、人手では不可能に近い
手間が掛かり、LSIの設計には計算機（CAD）を利用した
自動配置配線が必須となっている。(Prior Art) The number of circuit elements that can be mounted on a chip has been increasing year by year due to the progress of semiconductor fine processing technology. For this reason, LSI
Considering the design time, the design of the LSI requires labor that is nearly impossible with humans, and automatic placement and routing using a computer (CAD) is essential for LSI design.
回路規模が小さいときには、チップ内の回路セル間の
自動配線は、チップ全面を対象として一度にチップ内の
配線を完了させる方法がとられていた。しかし、チップ
全面を対象として配線すると計算機の処理時間が大幅に
掛かること、また、メモリの容量が膨大に必要となるこ
となどから、配線処理の過程を２段階に分けて行うこと
が従来から行われている。すなわち、チップを複数の部
分領域に分け、まずチップ全面を対象として部分領域間
の概略の配線経路を決定する概略配線処理を行った後、
各領域毎に詳細配線をすることによって、一度に取り扱
うデータ量を少なくして配線する方法が行われていた。When the circuit scale is small, automatic wiring between circuit cells in a chip has been performed by completing wiring in the chip at once for the entire surface of the chip. However, if wiring is performed on the entire chip, the processing time of the computer will be significantly increased, and the memory capacity will be enormous. For this reason, it has been customary to perform the wiring process in two stages. Have been done. That is, the chip is divided into a plurality of partial areas, and a rough wiring process for determining a rough wiring path between the partial areas is performed on the entire chip first, and then,
By performing detailed wiring for each region, a method of performing wiring with a reduced amount of data handled at a time has been used.
第７図は従来の配線方法を示すための図である。同図
において、11は半導体チップ全体を、点線は配線端子が
存在する配線グリッドを示している。実線で示した縦横
の格子でチップを分割した領域を概略格子Ｇ（p,q）と
する。従来の概略配線では、この概略格子上で一旦大ま
かな配線経路が決定される。すなわち、結線する必要の
ある端子間をどの領域Ｇ（p,q）を用いて行うかを決定
する。FIG. 7 is a diagram showing a conventional wiring method. In FIG. 1, reference numeral 11 denotes an entire semiconductor chip, and a dotted line denotes a wiring grid on which wiring terminals exist. The area obtained by dividing the chip by the vertical and horizontal grids indicated by the solid lines is referred to as a rough grid G (p, q). In the conventional schematic wiring, a rough wiring path is once determined on this schematic grid. That is, it is determined which region G (p, q) is used for the connection between the terminals that need to be connected.
このとき、Ｇ（p,q）の内部には異なるネットの複数
個の端子が存在するが、それらは全てこの領域の代表点
にあるとして扱う。この代表点は、例えば領域Ｇ（p,
q）の中心にあると見なされる。また、それぞれのネッ
トの配線経路を探索するとき、領域Ｇ（p,q）の境界線
上（上下、左右の４箇所）で、配線本数の容量として実
際に配線可能な配線の本数を領域Ｇ（p,q）の内部の障
害物などの分布から見積り、この見積り値を各境界領域
で越えないように配線経路を選ぶことを概略配線で行
う。At this time, a plurality of terminals of different nets exist inside G (p, q), but they are all treated as being at the representative point of this area. This representative point is, for example, a region G (p,
q) is considered to be at the center. Further, when searching for the wiring route of each net, the number of wirings that can be actually wired as the capacity of the number of wirings on the boundary line of the area G (p, q) (upper, lower, left and right) is calculated in the area G ( Estimation is performed based on the distribution of obstacles and the like inside (p, q), and a wiring route is selected by a schematic wiring so as not to exceed the estimated value in each boundary region.
次に、各部分領域において、詳細配線のグリッド系で
実際の端子位置を考慮して、概略配線で決定された「境
界上のどの辺から配線が出るのか」の情報を得て、部分
領域の詳細配線を行う。このような手順を繰り返し行な
い、それぞれの部分領域を順次配線して前部の領域を処
理し終わると、チップ全体の配線結果が得られる。Next, in each partial area, information of “from which edge on the boundary the wiring comes out” determined by the schematic wiring is obtained in consideration of the actual terminal position in the grid system of the detailed wiring, and Perform detailed wiring. When such a procedure is repeated and the respective partial areas are sequentially wired and the processing of the front area is completed, the wiring result of the entire chip is obtained.
従来では、このように配線処理を２段階に分け、第１
の概略配線の段階ではチップ全面での配置処理を粗い格
子上で行うことによって、さらに、第２の詳細なグリッ
ド上での配線は、チップの部分領域毎に処理することに
よって、両段階とも扱うデータ量を少なくして配線処理
全体にかかる処理時間を削減させている。しかし、この
様に２段階で処理することによって次のような問題点が
発生する。Conventionally, the wiring process is divided into two stages in this manner,
In the general wiring stage, the arrangement processing on the entire surface of the chip is performed on a coarse grid, and the wiring on the second detailed grid is processed for each partial region of the chip. The processing time required for the entire wiring process is reduced by reducing the data amount. However, such a two-stage processing causes the following problems.
第８図は上述した従来の処理方法による配線結果を示
した図である。第８図にあって、は概略配線の結果
を、は詳細配線の配線結果を示しており、交斜線部分
は配線禁止領域を示している。第８図（ａ）において
は、概略格子が３つ横に並んだＧ（j,1）、Ｇ（j,2）、
Ｇ（j,3）を一例として示している。Ｇ（j,1）とＧ（j,
3）に端子（図中○で示す）A,Bが存在する。概略配線で
は、ネットＡとネットＢに対して同じ概略経路｛Ｇ（j,
1）,G（j,2）,G（j,3）｝を得る。そして、詳細配線で
は、例えば処理の順序としてＧ（j,1）→Ｇ（j,2）→Ｇ
（j,3）とする。領域Ｇ（j,1）において、ネットＡとネ
ットＢの境界端子を×印の位置に設定したとすると、第
８図（ａ）に示すような冗長な配線結果が得られる。
また、第８図（ｂ）のような場合にも、詳細配線で得ら
れた配線結果が、迂回を伴った冗長経路となる場合があ
る。FIG. 8 is a diagram showing a wiring result by the above-described conventional processing method. In FIG. 8, indicates the result of the schematic wiring and indicates the result of the detailed wiring, and the cross-hatched portion indicates the wiring prohibited area. In FIG. 8 (a), G (j, 1), G (j, 2) in which three general grids are arranged side by side,
G (j, 3) is shown as an example. G (j, 1) and G (j,
3) Terminals A and B (shown by circles in the figure) are present. In the schematic wiring, the same general route ΔG (j,
1), G (j, 2), G (j, 3)｝ are obtained. In the detailed wiring, for example, G (j, 1) → G (j, 2) → G
(J, 3). Assuming that the boundary terminal between the net A and the net B is set at the position of the mark X in the area G (j, 1), a redundant wiring result as shown in FIG. 8A is obtained.
Also, in the case as shown in FIG. 8 (b), the wiring result obtained by the detailed wiring may be a redundant route with a detour.
これらの原因は、概略経路ではそれぞれの端子位置を
正確に把握せず、一方、詳細配線ではそれぞれの部分領
域毎に局所的に端子の位置情報をみて領域の境界位置
（×印）を決定しているためである。The cause of these problems is that the approximate route does not accurately grasp the position of each terminal, while the detailed wiring determines the boundary position (x mark) of the region by locally looking at the terminal position information for each partial region. Because it is.
また、従来の配線方向では、各部分領域の境界上で配
線可能な本数を概略配線段階で見積もる必要があるが、
これにも問題がある。例えば、第９図（ａ）に示すよう
な１つの部分領域に４つの端子が存在する場合に、既に
端子や配線禁止領域などで専有されているトラックは、
配線数の容量の計算に含めないという見積もりをする
と、この領域の境界上の配線容量は０となり、この領域
の４つのトラックでは配線できないという見積もりにな
る。しかしながら、第９図（ｂ）に示すように、実際に
はこの領域を通過して配線可能になる場合がある。この
ように、見積り値と実際の配線可能性との間の誤差が、
結果的にすべての配線を不可能とする場合がある。Also, in the conventional wiring direction, it is necessary to estimate the number of wires that can be wired on the boundary of each partial region at the approximate wiring stage,
This has its problems. For example, when there are four terminals in one partial area as shown in FIG. 9 (a), a track already occupied by a terminal, a wiring prohibited area, etc.
If it is estimated that the number of wirings is not included in the calculation of the capacity, the wiring capacity on the boundary of this area is 0, and it is estimated that wiring cannot be performed with four tracks in this area. However, as shown in FIG. 9 (b), there are cases where wiring can actually be performed through this area. Thus, the error between the estimate and the actual routeability is
As a result, all wiring may not be possible.
（発明が解決しようとする課題） このように、チップ全体の配線を従来のように概略配
線と詳細配線との２段階で行うことによって完成させる
方法では、配線結果の一部が冗長になったり、またチッ
プの配線が完全にできなかったりする問題があった。(Problem to be Solved by the Invention) As described above, in the method of completing the entire chip by performing the wiring in two stages of the general wiring and the detailed wiring as in the related art, a part of the wiring result becomes redundant. Also, there has been a problem that the wiring of the chip cannot be completely performed.
そこで、この発明は、上記問題点に鑑みてなされたも
のであり、その目的とするところは、配線処理時間を増
加させることなく、結線率が高く、冗長性のない配線を
達成し得る半導体装置の自動配線方法を提供することに
ある。Therefore, the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device capable of achieving high connection ratio and non-redundant wiring without increasing the wiring processing time. To provide an automatic wiring method.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、半導体チップを複数の単
位配線領域に分割し、それぞれの単位配線領域間の配線
経路を概略配線処理によって決定した後、それぞれの単
位配線領域内の配線経路を詳細配線処理によって決定し
て、半導体チップの配線処理を行なう半導体装置の自動
配線方法において、この発明は、半導体チップを複数の
単位配線領域に分割し、配線処理の対象となる複数のネ
ットの中から、前記単位配線領域内で閉じたネットを除
くネットを順次選択し、選択されたネットの配線処理を
詳細配線処理で使用されると同一のグリッド系で行な
い、この配線処理によって得られたネットの配線経路を
なす１又は複数の配線セグメントの中から、前記単位配
線領域を通過する配線セグメントを抽出し、抽出された
それぞれの配線セグメントに対して少なくとも単位配線
領域を通過する１又は複数の部分配線セグメントを作成
し、作成された部分配線セグメントを次に選択されるネ
ットの配線処理における障害物として、選択されるすべ
てのネットの概略配線処理を行ない、この概略配線処理
で得られた部分配線セグメントを既配線として、それぞ
れの単位配線領域内の詳細配線処理を行なうことを要旨
とする。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, a semiconductor chip is divided into a plurality of unit wiring regions, and a wiring path between the unit wiring regions is determined by a schematic wiring process. Thereafter, in an automatic wiring method of a semiconductor device in which a wiring route in each unit wiring region is determined by a detailed wiring process and a wiring process of a semiconductor chip is performed, the present invention divides a semiconductor chip into a plurality of unit wiring regions. From among a plurality of nets to be routed, nets other than the nets closed in the unit wiring area are sequentially selected, and the same grid is used when the wiring process of the selected net is used in the detailed routing process. And a wiring segment passing through the unit wiring region from one or a plurality of wiring segments forming a wiring route of a net obtained by the wiring processing. And extracting one or more partial wiring segments that pass through at least the unit wiring area for each of the extracted wiring segments, and using the generated partial wiring segments in the wiring processing of the next selected net The gist is that rough wiring processing is performed on all selected nets as obstacles, and detailed wiring processing within each unit wiring area is performed with partial wiring segments obtained by this rough wiring processing as already-routed wiring. .
（作用） この発明は、詳細配線処理によって決定される配線経
路の経路単位となるグリッド系で概略配線処理を行なう
とともに、配線処理された配線経路の一部を無効化して
概略配線処理を進め、概略配線処理で得られた有効な配
線経路を利用して詳細配線処理を行なうようにしてい
る。(Operation) The present invention performs a general routing process in a grid system serving as a route unit of a wiring route determined by a detailed routing process, and invalidates a part of the routed wiring route to perform the general routing process. Detailed wiring processing is performed using an effective wiring path obtained by the schematic wiring processing.
（実施例） 以下、図面を用いてこの発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例に係わる半導体装置の自
動配線方法の処理手順を示すフローチャートである。同
図に示す自動配線方法は、配線処理を概略配線処理と詳
細配線処理との２段階の過程を経て行なう配線方法にあ
って、接続しようとする端子の正確な位置に基づいて詳
細配線の時に用いられる配線グリッド系で概略配線処理
を行ない、配線結果の一部を次の概略配線処理の障害物
とし、他を無効として概略配線処理を進めるようにした
ものである。FIG. 1 is a flowchart showing a processing procedure of an automatic wiring method for a semiconductor device according to one embodiment of the present invention. The automatic wiring method shown in the figure is a wiring method in which the wiring processing is performed through a two-step process of a general wiring processing and a detailed wiring processing, and is performed at the time of the detailed wiring based on the exact position of the terminal to be connected. The general routing process is performed in the used wiring grid system, a part of the wiring result is set as an obstacle to the next general routing process, and the others are invalidated, and the general routing process proceeds.
第１図において、まず、回路セルや回路ブロックが配
置された半導体チップを縦横の粗い概略配線領域（部分
領域）に分割する（ステップS1）。例えば第７図に示す
ように、半導体チップ11を４×４の概略配線格子に分割
し、それぞれの格子をＧ（p,q）、ｐ＝１〜４、ｑ＝１
〜４で表わす。In FIG. 1, first, a semiconductor chip on which circuit cells and circuit blocks are arranged is divided into rough vertical and horizontal wiring areas (partial areas) (step S1). For example, as shown in FIG. 7, the semiconductor chip 11 is divided into 4 × 4 general wiring grids, and each of the grids is G (p, q), p = 1 to 4, and q = 1.
４4.
このように分割されたチップにおいて、配線処理しよ
うとするネットを、２種類の集合Ｎ（１）,N（２）に分
類する（ステップS2）。ここで、結線を必要とするネッ
トの集合＝ Ｎ（１）＋Ｎ（２）、 Ｎ（１）＝｛ネットの端子が複数の概略格子に属す
る｝ Ｎ（２）＝｛ネットの端子が全て同一の概略格子に属
する｝ とする。このように分類されたネットにあって、Ｎ
（１）に属するネットは、チップの広い領域にまたがる
配線長の長いネットであり、Ｎ（２）は１つの格子内の
局所的な領域で閉じたネットである。In the chip thus divided, the nets to be routed are classified into two types of sets N (1) and N (2) (step S2). Here, a set of nets requiring connection = N (1) + N (2), N (1) = {the terminals of the net belong to a plurality of general lattices} N (2) = the terminals of the net are all the same It belongs to the general lattice of. In the net classified in this way, N
The net belonging to (1) is a net having a long wiring length over a wide area of the chip, and N (2) is a net closed by a local area in one lattice.
次に、Ｎ（１）に属するネットの中から、予め設定し
た順序に基づいて１つのネットを選択する（ステップS
3）。Next, one net is selected from the nets belonging to N (1) based on a preset order (step S).
3).
次に、選択されたネットの端子間を配線処理する（ス
テップS4）。この配線処理においては、概略配線格子で
はなく、デザインルームから決定される詳細な格子上で
配線処理が行なわれる。すなわち、詳細配線処理で使用
されると同じ配線グリッド系で配線処理が行なわれる。
さらに、この時の配線処理の障害物としては、配線禁止
領域や別のネットの端子等であり、配線の一部重畳が許
されて配線処理が行なわれる。また、端子間の接続経路
を求める配線アルゴリズムとしては、配線グリッドの数
が多くなる大規模なチップに適した線分を単位とする線
分探索法を用いる。Next, wiring processing is performed between the terminals of the selected net (step S4). In this wiring processing, the wiring processing is performed not on the schematic wiring grid but on a detailed grid determined from the design room. That is, the wiring processing is performed in the same wiring grid system as used in the detailed wiring processing.
Further, the obstacles to the wiring processing at this time are wiring prohibited areas, terminals of other nets, and the like, and the wiring processing is performed while partially overlapping the wiring. In addition, as a wiring algorithm for obtaining a connection path between terminals, a line segment search method using a line segment suitable for a large-scale chip having a large number of wiring grids as a unit is used.
次に、上記配線処理によって決定された配線経路をな
す配線セグメントの中から、概略配線格子間を通過する
配線セグメントを抽出する（ステップS5）。Next, from among the wiring segments forming the wiring path determined by the above wiring processing, the wiring segments passing through the approximate wiring grid are extracted (step S5).
次に、抽出された配線セグメントから１つの配線セグ
メント（SEi）を選択し、選択した配線セグメント（S
Ei）から１又は複数の部分配線セグメント（SEi1,SEi2,
……,SEin）を作成する（ステップS6）。部分配線セグ
メントの作成方法については、後に具体例を挙げて詳説
する。Next, one wiring segment (SE i ) is selected from the extracted wiring segments, and the selected wiring segment (S i ) is selected.
E i ) to one or more partial wiring segments (SE i1 , SE i2 ,
.., SE in ) is created (step S6). A method of creating the partial wiring segment will be described in detail later with a specific example.
次に、このようにして作成された部分配線セグメント
を配線処理を行なう際の障害物に追加する（ステップS
7）。これによって、作成された部分配線セグメントに
次に配線しようとするネットの配線が重畳しないように
配線処理が行なわれる。Next, the partial wiring segment created in this way is added to an obstacle when performing wiring processing (step S
7). As a result, the wiring processing is performed so that the wiring of the next net to be wired does not overlap the created partial wiring segment.
このような部分配線セグメントを作成する処理を、配
線処理された１つのネットの配線経路をなすすべての配
線セグメントに対して行なう（ステップS8）。さらに、
上述したステップ３〜ステップS8の処理を配線対象とな
るすべてのネットに対して繰り返し実行する（ステップ
S9）。このようにして、半導体チップのすべての概略配
線格子に対する概略配線処理が完了する。このような概
略配線処理が完了した時点においては、概略配線格子を
通過しない配線セグメント及び、部分配線セグメントと
して作成されなかった配線セグメントは、次に行なわれ
る詳細配線処理において無効となる。The process of creating such a partial wiring segment is performed on all the wiring segments forming the wiring route of one routed net (step S8). further,
The above-described steps 3 to S8 are repeatedly executed for all nets to be wired (step
S9). In this way, the general wiring processing for all the general wiring grids of the semiconductor chip is completed. At the point in time when such general wiring processing is completed, wiring segments that do not pass through the general wiring grid and wiring segments that have not been created as partial wiring segments become invalid in the next detailed wiring processing.
次に、それぞれの概略配線格子内で、Ｎ（２）に属す
るネットの詳細配線処理と、前述した概略配線処理にお
いて無効化された配線経路の新たな詳細配線処理を、配
線が重畳しないようにして行なう（ステップS10）。こ
のような詳細配線処理を、すべての概略配線格子に対し
て実行し（ステップS10）、半導体チップに対するすべ
ての配線処理を実行する。Next, in each of the schematic wiring grids, the detailed wiring processing of the net belonging to N (2) and the new detailed wiring processing of the wiring path invalidated in the above-described general wiring processing are performed so that the wiring does not overlap. (Step S10). Such detailed wiring processing is executed for all the schematic wiring grids (step S10), and all the wiring processing for the semiconductor chip is executed.
このような配線処理において、格子間を通過する配線
セグメントSEiそれ自身全部を部分配線セグメントSEi1
に設定した場合には、Ｎ（１）に属するネットに対して
チップ全体を重畳を許すことなく配線処理した場合に対
応することになる。このような部分配線セグメントの設
定方法にあっては、配線処理が進むにつれて、それまで
に配線処理されたネットの配線セグメントによって配線
経路の混雑度が増し、配線処理が後になればなるほど配
線経路を求めることが困難となる。In such a wiring process, the entire wiring segment SE i passing between the lattices is replaced by the partial wiring segment SE i1.
Is set to correspond to the case where wiring processing is performed on the net belonging to N (1) without allowing the entire chip to be superimposed. In such a method of setting a partial wiring segment, as the wiring processing progresses, the degree of congestion of the wiring path increases due to the wiring segments of the nets that have been processed so far, and the more the wiring processing is performed, the more the wiring path becomes. It is difficult to find.
しかしながら、この発明の実施例に示す手法にあって
は、得られた配線セグメントの一部を部分配線セグメン
トとして、この部分配線セグメントを既配線として有効
化している。このため、配線処理が進んだ場合であって
も、上述した場合に比して混雑は緩和され、配線経路を
比較的容易に求めることが可能となる。したがって、概
略配線処理において、部分配線セグメントという手法を
導入することによって、配線混雑が少ない状態で配線処
理が行なわれるため、チップ全体をＮ（１）に属するネ
ットに対して詳細配線処理時に使用される配線グリット
系において配線処理を行なっても、配線処理時間が大幅
に長くなるということは回避される。However, in the method shown in the embodiment of the present invention, a part of the obtained wiring segment is used as a partial wiring segment, and this partial wiring segment is validated as an existing wiring. For this reason, even when the wiring processing is advanced, the congestion is reduced as compared with the case described above, and the wiring path can be obtained relatively easily. Therefore, in the general routing process, by introducing a technique called a partial routing segment, the routing process is performed in a state in which the routing congestion is small, so that the entire chip is used for the detailed routing process for the net belonging to N (1). Even if the wiring processing is performed in the wiring grid system, it is avoided that the wiring processing time is significantly increased.
また、概略配線処理は端子や配線禁止領域の位置を正
確に考慮して、詳細配線処理時に使用されると同じ配線
グリッド系で行なわれるので、従来に比してより有効な
概略配線格子を通過する配線経路が得られる。このた
め、この配線経路を利用する詳細配線処理と概略配線処
理とが密接に関係付けられ、概略配線結果を利用した詳
細配線処理では、冗長性のない結線率の高い配線結果を
得ることができるようになる。In addition, since the rough wiring processing is performed in the same wiring grid system as used in the detailed wiring processing by accurately considering the position of the terminal and the wiring prohibited area, the rough wiring processing passes through a more effective general wiring grid than in the past. A wiring path is obtained. For this reason, the detailed wiring processing using this wiring path and the schematic wiring processing are closely related, and in the detailed wiring processing using the schematic wiring result, it is possible to obtain a wiring result having no redundancy and a high connection rate. Become like
次に、部分配線セグメントの作成方法を含めた配線手
順を、具体的な例を挙げて説明する。Next, a wiring procedure including a method of creating a partial wiring segment will be described with a specific example.
第２図は第７図に示した概略配線格子において、第１
図に示したステップS1〜ステップS9までの配線処理の配
線結果を示した図である。同図において、結線しようと
する端子を「○」で示し、同符号の端子間を結線する。
また、配線禁止領域を交斜線領域で示し、配線層は２層
とし、例えば縦方向を第１層とし、横方向を第２層とし
て用いている。FIG. 2 shows a first example of the schematic wiring grid shown in FIG.
FIG. 11 is a diagram showing a wiring result of the wiring processing from step S1 to step S9 shown in FIG. In the figure, terminals to be connected are indicated by “「 ”, and terminals having the same reference numerals are connected.
The wiring prohibited area is indicated by an oblique line area, and two wiring layers are used, for example, the first layer is used in the vertical direction and the second layer is used in the horizontal direction.
このような端子配置において、配線対象となるネット
A,B,C,D,Eのうち、ネットＣは概略配線格子Ｇ（2,3）内
にそのネットのすべての端子が存在するので、 Ｎ（１）＝｛A,B,D,E｝ Ｎ（２）＝｛Ｃ｝ となる。したがって、概略配線処理のステップS2ではネ
ットＣが配線処理の対象から除かれる。In such a terminal arrangement, the net
Of the nets A, B, C, D, and E, the net C has all the terminals of the net in the general wiring grid G (2, 3), so that N (1) = {A, B, D, E Ｎ N (2) = {C}. Therefore, in step S2 of the schematic routing process, the net C is excluded from the target of the routing process.
配線処理の対象となるネットが決定されると、これら
のネットから処理順序を例えばネットＡ→ネットＢ→ネ
ットＤ→ネットＥの順として予め決定する。このような
順序にしたがってそれぞれのネットの概略配線処理が実
行されるわけであるが、最初の配線処理であるネットＡ
の配線処理では、他のネットB,C,D,Eの端子と配線禁止
領域を障害物として配線経路が探索される。When the nets to be subjected to the wiring processing are determined, the processing order is determined in advance from these nets, for example, in the order of net A → net B → net D → net E. The general routing process for each net is executed in this order.
In the wiring processing of (1), a wiring path is searched using the terminals of the other nets B, C, D, and E and the wiring prohibited area as obstacles.
ネットＡの配線処理が終了して、第２図に示すような
配線経路が得られたとする。このような配線経路は、配
線セグメントSEA1,SEA2,SEA3,SEA4から構成される。こ
のような配線セグメントのうち、概略配線格子を通過す
る配線セグメントとして配線セグメントSEA1,SEA3,SEA4
がステップS5に示す処理で抽出される。It is assumed that the wiring processing of the net A has been completed and a wiring path as shown in FIG. 2 has been obtained. Such a wiring path is composed of wiring segments SE A1 , SE A2 , SE A3 and SE A4 . Among such wiring segments, wiring segments SE A1 , SE A3 , SE A4 are defined as wiring segments passing through the schematic wiring grid.
Is extracted in the process shown in step S5.
次に、抽出されたそれぞれの配線セグメントに対して
部分配線セグメントが作成される。作成方法のルールと
しては、例えば、 （ａ）端子に接続される配線セグメントは、その配線セ
グメント全体を部分配線セグメントとする。Next, a partial wiring segment is created for each of the extracted wiring segments. As a rule of the creation method, for example, (a) a wiring segment connected to a terminal uses the entire wiring segment as a partial wiring segment.
（ｂ）互いに隣接する概略配線格子内に端点がある配線
セグメントは、両格子の隣接部の１グリッド点の配線セ
グメントを部分配線セグメントとする。(B) For wiring segments having an end point in a schematic wiring grid adjacent to each other, a wiring segment at one grid point adjacent to both grids is regarded as a partial wiring segment.
（ｃ）３つ以上の概略配線格子を通過する配線セグメン
トは、その配線セグメント全体を部分配線セグメントと
する。(C) For a wiring segment passing through three or more schematic wiring grids, the entire wiring segment is regarded as a partial wiring segment.
（ｄ）（ａ），（ｂ），（ｃ）いずれの場合において
も、部分配線セグメントの右端部、上端部はその部分配
線セグメントに含める。一方、左端部、下端部はその部
分配線セグメントに含めない。(D) In any of (a), (b) and (c), the right end and the upper end of the partial wiring segment are included in the partial wiring segment. On the other hand, the left end and the lower end are not included in the partial wiring segment.
なお、ルール（ｄ）においては、必ずしも上記に限定
されるものではなく、上記の逆であっても良く、また、
左右、上下端部ともに含める、あるいは左右、上下端部
ともに含めないようにしても良い。Note that the rule (d) is not necessarily limited to the above, and may be the reverse of the above.
Both left and right, upper and lower ends may be included, or both right and left and upper and lower ends may not be included.
このようなルールを使用して、それぞれのネットの概
略配線処理で得られた配線経路を構成する配線セグメン
トから、第３図に斜線領域で示す部分配線セグメントが
順次作成される。By using such rules, partial wiring segments indicated by hatched areas in FIG. 3 are sequentially created from the wiring segments constituting the wiring route obtained by the rough wiring processing of each net.
例えばネットＡの配線処理において、配線セグメント
SEA1には、ルール（ａ）及びルール（ｄ）が適用され
て、グリッド点P1,P2,P3からなる部分配線セグメントが
作成される。配線セグメントSEA3には、ルール（ｂ）が
適用されて、グリッド点P4,P5からなる部分配線セグメ
ントが作成される。配線セグメントSEA4には、ルール
（ｃ）が適用されて、グリッド点P6〜P16からなる部分
配線セグメントが作成される。For example, in the wiring processing of the net A, the wiring segment
The rules (a) and (d) are applied to SE A1 to create a partial wiring segment including grid points P 1 , P 2 , and P 3 . The rule (b) is applied to the wiring segment SE A3 to create a partial wiring segment composed of grid points P 4 and P 5 . The rule (c) is applied to the wiring segment SE A4 to create a partial wiring segment composed of grid points P 6 to P 16 .
このようにして、例えばネットＡにおける部分配線セ
グメントが作成されると、この部分配線セグメント、す
なわちグリッド点P1〜P16が障害物として登録される。
一方、これ以外の配線セグメント、すなわち配線セグメ
ントSEA2を構成するグリッド点P17,P18及び、配線セグ
メントSEA3の部分配線セグメントとして登録されなかっ
たグリッド点P19は、無効化されてネットＡ以降の配線
処理の障害物とはならない。同様にして、ネットＢ〜ネ
ットＥの概略配線処理が終了すると、第３図に示すよう
に、それぞれのネットに対する部分配線セグメントが得
られる。Thus, for example, partial wiring segments in nets A are created, the partial wiring segments, i.e. grid points P 1 to P 16 is registered as an obstacle.
On the other hand, the other wiring segments, that is, the grid points P 17 and P 18 constituting the wiring segment SE A2 and the grid point P 19 which is not registered as a partial wiring segment of the wiring segment SE A3 are invalidated and the net A It does not become an obstacle for the subsequent wiring processing. Similarly, when the general wiring processing of the nets B to E is completed, as shown in FIG. 3, partial wiring segments for each net are obtained.
次に、得られた部分配線セグメントを利用して、それ
ぞれの概略配線格子内で配線経路が未定な部分及び、同
層の配線が重畳した部分の詳細配線処理を配線が重畳し
ないようにして、それぞれの概略配線格子毎に行なう。Next, by using the obtained partial wiring segments, in each of the schematic wiring grids, the wiring route is undetermined, and the detailed wiring processing of the portion where the wiring of the same layer is superimposed so that the wiring does not overlap, This is performed for each general wiring grid.
例えば、概略配線格子Ｇ（2,3）においては、ネット
Ｅの部分配線セグメントをなすグリッド点P20とP21間の
配線経路の探索、ネットＢの部分配線セグメントをなす
グリッド点P22とP23間の配線経路の探索及び、ネットＣ
の配線経路の探索が行なわれる。さらに、概略配線格子
Ｇ（4,2）においては、ネットＡの部分配線セグメント
をなすグリッド点P3とP4間の配線経路の探索及び、ネッ
トＤの端子Ｄとグリッド点P24との間の配線経路の探索
が行なわれる。探索結果としては、例えば第４図に示す
ような結果が得られる。For example, in the global routing grid G (2,3), the search for the wiring path between the grid points P 20 and P 21 forming the partial wiring segments of the net E, and the grid point P 22 constituting the partial wiring segments of the net B P Search for wiring route between 23 and net C
The search for the wiring route is performed. Further, in the global routing grid G (4, 2), between the search and the terminal D and the grid point P 24 of the net D wiring path between the grid points P 3 and P 4 forming a partial wiring segments of the net A The search for the wiring route is performed. As a search result, for example, a result as shown in FIG. 4 is obtained.
第４図において、概略配線格子Ｇ（2,3）内における
ネットＢの配線セグメントは、グリッド点P22,P23,P25
によって構成され、ネットＣの配線セグメントはグリッ
ド点P20,P21,P26,P27,P28で構成され、ネットＥの配線
セグメントはグリッド点P20,P21,P29で構成される。ま
た、概略配線格子Ｇ（4,2）内におけるネットＡの配線
セグメントは、グリッド点P3,P4,P17,P30で構成され、
ネットＤの配線セグメントは、グリッド点P17,P18,P24,
P31で構成される。In FIG. 4, the wiring segments of the net B in the general wiring grid G (2,3) are grid points P 22 , P 23 , P 25
Is constituted by the line segment of the net C is composed of grid points P 20, P 21, P 26 , P 27, P 28, the line segment of the net E is composed of grid points P 20, P 21, P 29 . The wiring segment of the net A in the general wiring grid G (4, 2) is constituted by grid points P 3 , P 4 , P 17 , and P 30 ,
The wiring segments of the net D are grid points P 17 , P 18 , P 24 ,
Consisting of P 31.
次に、部分配線セグメントの作成方法の他の一例を説
明する。Next, another example of a method for creating a partial wiring segment will be described.
この作成方法は、「概略配線格子間を通過する配線セ
グメントは、両格子間に単位長さの部分配線セグメント
として作成される」というルールに基づいて部分配線セ
グメントの作成を行なう。In this creation method, a partial wiring segment is created based on the rule that "a wiring segment passing between schematic wiring grids is created as a partial wiring segment having a unit length between the two grids".
このようなルールにしたがって部分配線セグメントを
作成した具体例を第５図に示す。FIG. 5 shows a specific example in which partial wiring segments are created according to such rules.
第５図は３×３の概略配線格子において、ネットA,B,
Cの概略配線処理を行なった配線結果を示した図であ
る。第５図において、部分配線セグメントは太実線で示
されており、それぞれのネットの配線セグメントには通
過する概略配線格子間にそれぞれ単位長さの部分配線セ
グメントが作成されている。なお、ネットＣのように同
一格子内に２つの以上の端子が存在する多端子ネットに
おいては、同一格子内から１つの端子を選択して配線処
理を行なう。第５図においては、格子Ｇ（1,3）から１
つの端子、格子Ｇ（2,3）から１つの端子を選択して配
線処理した結果を示している。FIG. 5 shows the nets A, B,
FIG. 9 is a diagram illustrating a wiring result obtained by performing a schematic wiring process of C. In FIG. 5, the partial wiring segments are indicated by thick solid lines, and the partial wiring segments each having a unit length are created between the passing wiring grids in the wiring segments of each net. In a multi-terminal net such as the net C in which two or more terminals exist in the same grid, one terminal is selected from the same grid to perform wiring processing. In FIG. 5, the lattice G (1,3)
The result of selecting one terminal from one terminal and the grid G (2, 3) and performing wiring processing is shown.
第５図に示した状態において、ネットＰの配線処理を
行なう場合には、それぞれのネットの端子と部分配線セ
グメントのみを障害物とし他の配線セグメントは無効と
して配線処理が行なわれる。配線結果は例えば第６図に
示すようになる。第６図において、ネットＰの配線はグ
リッド点ＱにおいてネットＢの配線と重畳しているが、
これは概略配線格子毎の詳細配線処理において、解消さ
れる。したがって、このような部分配線セグメントの作
成方法にあっても、前述した作成方法を用いた場合と同
様の効果を得ることが可能となる。In the state shown in FIG. 5, when performing the wiring processing of the net P, the wiring processing is performed with only the terminal and the partial wiring segment of each net as an obstacle and the other wiring segments being invalid. The wiring result is, for example, as shown in FIG. In FIG. 6, although the wiring of the net P overlaps with the wiring of the net B at the grid point Q,
This is solved in the detailed wiring processing for each schematic wiring grid. Therefore, even in such a method of forming the partial wiring segment, it is possible to obtain the same effect as when the above-described method is used.
また、回路の特性面からの要求に応じて、「優先的に
配線経路を決定する必要があるネットの配線セグメント
は、概略配線処理で得られた配線セグメントをすべて部
分配線セグメントとする」というルールを設けて、部分
配線セグメントを作成するようにしても良い。このよう
な場合には、回路特性を考慮した配線処理を実現するこ
とも容易に可能である。Also, in response to a request from the characteristics of the circuit, a rule that “all wiring segments of a net for which it is necessary to determine a wiring route preferentially are all wiring segments obtained by the rough routing process” is a partial wiring segment. May be provided to create a partial wiring segment. In such a case, it is also possible to easily realize wiring processing in consideration of circuit characteristics.
このように、部分配線セグメントの作成方法は、様々
な方法が考えられ上記した方法に限定されるものではな
い。As described above, the method of creating the partial wiring segment may be various methods, and is not limited to the above-described method.
［発明の効果］ 以上説明したように、この発明によれば、詳細配線処
理で使用されるグリッド系で概略配線処理を行なうとと
もに、配線処理された配線経路の一部を無効化して概略
配線処理を進め、その結果を用いて詳細配線処理を行な
うようにしたので、半導体装置の配線処理において、配
線処理時間の増大を招くことなく、冗長性のない、かつ
結線率の高い配線結果を得ることができるようになる。[Effects of the Invention] As described above, according to the present invention, a general routing process is performed in a grid system used in a detailed routing process, and a part of the routed wiring route is invalidated. And the detailed wiring processing is performed using the result, so that in the wiring processing of the semiconductor device, it is possible to obtain a wiring result having no redundancy and a high connection rate without increasing the wiring processing time. Will be able to
第１図はこの発明の一実施例に係わる半導体装置の自動
配線方法の手順を示すフローチャート図、 第２図乃至第４図は第１図に示す方法による配線処理の
経過を示す図、 第５図及び第６図は第１図に示す方法における要部の他
の例を説明するための図、 第７図乃至第９図は従来の配線方法を説明するための図
である。 11……半導体チップ、 A,B,C,D,E,P……端子、 SEA1,SEA2,SEA3,ASEA4……配線セグメント、 P1〜P31,Q……グリッド点、 Ｇ（p,q）……概略配線格子。FIG. 1 is a flowchart showing a procedure of an automatic wiring method for a semiconductor device according to an embodiment of the present invention, FIGS. 2 to 4 are views showing the progress of wiring processing by the method shown in FIG. FIGS. 6 and 7 are diagrams for explaining another example of the main part in the method shown in FIG. 1, and FIGS. 7 to 9 are diagrams for explaining a conventional wiring method. 11 ...... semiconductor chips, A, B, C, D , E, P ...... terminals, SE A1, SE A2, SE A3, ASE A4 ...... line segment, P 1 ~P 31, Q ...... grid point, G (P, q)… Schematic wiring grid.
Claims (3)
し、それぞれの単位配線領域間の配線経路を概略配線処
理によって決定した後、それぞれの単位配線領域内の配
線経路を詳細配線処理によって決定して、半導体チップ
の配線処理を自動的に行うに際して、概略配線経路を詳
細配線と同一グリッド上で行った後、概略配線処理で決
定された一部の経路は削除して他の一部の経路は残して
詳細配線を行うことを特徴とする半導体装置の自動配線
方法。1. A semiconductor chip is divided into a plurality of unit wiring regions, a wiring route between the unit wiring regions is determined by a rough wiring process, and a wiring route in each unit wiring region is determined by a detailed wiring process. Then, when automatically performing the wiring processing of the semiconductor chip, after performing the schematic wiring path on the same grid as the detailed wiring, some paths determined in the general wiring processing are deleted and other An automatic wiring method for a semiconductor device, wherein detailed wiring is performed while leaving a path.
し、それぞれの単位配線領域間の配線経路を概略配線処
理によって決定した後、それぞれの単位配線領域内の配
線経路を詳細配線処理によって決定して、半導体チップ
の配線処理を自動的に行う際に、 半導体チップを複数の単位配線領域に分割し、 配線処理の対象となるネットを順次選択し、 選択されたネットの配線処理を詳細配線処理で使用され
ると同一のグリッド系で行い、 この配線処理によって得られたネットの配線経路をなす
１又は複数の配線セグメントの中から、前記単位配線領
域を通過する配線セグメントを抽出し、 抽出されたそれぞれの配線セグメントに対して少なくと
も単位配線領域を通過する１又は複数の部分配線セグメ
ントを作成し、 作成された部分配線セグメントを次に選択されるネット
の配線処理における障害物として、選択されるすべての
ネットの概略配線処理を行い、 この概略配線処理で得られた部分配線セグメントを既配
線として、それぞれの単位配線領域内の詳細配線処理を
行う ことを特徴とする半導体装置の自動配線方法。2. A semiconductor chip is divided into a plurality of unit wiring regions, a wiring route between the unit wiring regions is determined by a rough wiring process, and a wiring route in each unit wiring region is determined by a detailed wiring process. Then, when automatically performing the wiring processing of the semiconductor chip, the semiconductor chip is divided into a plurality of unit wiring areas, the nets to be subjected to the wiring processing are sequentially selected, and the wiring processing of the selected net is performed in detail wiring. The same grid system as used in the processing is used, and a wiring segment passing through the unit wiring area is extracted from one or a plurality of wiring segments forming a wiring path of the net obtained by the wiring processing. One or more partial wiring segments passing at least through the unit wiring area are created for each of the created wiring segments, and the created partial wiring segments are created. The outline routing process is performed on all the selected nets, using the current routing as an obstacle in the routing process of the next selected net. An automatic wiring method for a semiconductor device, comprising: performing detailed wiring processing in a semiconductor device.
し、それぞれの単位配線領域間の配線経路を概略配線処
理によって決定した後、それぞれの単位配線領域内の配
線経路を詳細配線処理によって決定して、半導体チップ
の配線処理を自動的に行う際に、 半導体チップを複数の単位配線領域に分割し、 配線処理の対象となるネットを順次選択し、 選択されたネットの配線処理を詳細配線処理で使用され
ると同一のグリッド系で行い、 この配線処理によって得られたネットの配線経路をなす
１又は複数の配線セグメントの中から、前記単位配線領
域の境界を通過する配線セグメントを抽出し、 抽出されたそれぞれの配線セグメントに対して少なくと
も単位詳細配線領域の境界を通過する１又は複数の部分
配線セグメントを作成し、 作成された部分配線セグメントを次に選択されるネット
の配線処理における障害物として、選択されるすべての
ネットの概略配線処理を行い、 この概略配線処理で得られた部分配線セグメントを既配
線として、それぞれの単位配線領域内の詳細配線処理を
行う ことを特徴とする半導体装置の自動配線方法。3. A semiconductor chip is divided into a plurality of unit wiring regions, a wiring route between the unit wiring regions is determined by a rough wiring process, and a wiring route in each unit wiring region is determined by a detailed wiring process. Then, when automatically performing the wiring processing of the semiconductor chip, the semiconductor chip is divided into a plurality of unit wiring areas, the nets to be subjected to the wiring processing are sequentially selected, and the wiring processing of the selected net is performed in detail wiring. The same grid system as used in the processing is used, and a wiring segment passing through the boundary of the unit wiring area is extracted from one or a plurality of wiring segments forming a wiring path of the net obtained by the wiring processing. Creating, for each of the extracted wiring segments, one or more partial wiring segments that pass through at least the boundary of the unit detail wiring area; With the partial wiring segment set as an obstacle in the wiring processing of the next selected net, the general wiring processing of all the selected nets is performed. An automatic wiring method for a semiconductor device, comprising: performing detailed wiring processing in a unit wiring area.
Priority Applications (1)
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Families Citing this family (2)
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|---|---|---|---|---|
| JP3063828B2 (en) | 1997-03-27 | 2000-07-12 | 日本電気株式会社 | Automatic schematic wiring method for integrated circuits |
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