JPS63260052A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63260052A JPS63260052A JP8334787A JP8334787A JPS63260052A JP S63260052 A JPS63260052 A JP S63260052A JP 8334787 A JP8334787 A JP 8334787A JP 8334787 A JP8334787 A JP 8334787A JP S63260052 A JPS63260052 A JP S63260052A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置及びその製造方法に関するもので
あり、特に高品質、高信頼性のポリサイド電極形成法に
関するものである。
あり、特に高品質、高信頼性のポリサイド電極形成法に
関するものである。
ＬＳＩの微細化に伴なってゲート電極配線抵抗が増大し
、信号伝搬時間の遅延をもたらす。このた造（上部シリ
サイド、下部ポリシンコン）が注目されてきている。ポ
リサイド構造形成に際しては、工程が簡単なことから合
金反応法を用いた方法が従来から広く用いられており、
この形成法を第１図に示す。ここで１はＭｏ、２は多結
晶シリコン。
、信号伝搬時間の遅延をもたらす。このた造（上部シリ
サイド、下部ポリシンコン）が注目されてきている。ポ
リサイド構造形成に際しては、工程が簡単なことから合
金反応法を用いた方法が従来から広く用いられており、
この形成法を第１図に示す。ここで１はＭｏ、２は多結
晶シリコン。
３は５ｉ０１膜、４はＳｔ基板、５は’？１ｏＳｉ、で
ある。
ある。
この方法は、第１図に示すようにＳｉ基板上に多結晶シ
リコン、及び金属膜を堆積しく・官１図〔α））、イオ
ン注入（第１図（ｂ））後に熱処理を行なうものである
（第１図（Ｃ））。この方法では熱処理時において、Ｓ
ｉ基板と多結晶シリコン層、及びシリサイド層との熱膨
張係数の違いによシ膜応力が発生するためウェハーは凹
、又は凸にそシ、また膜応力は熱処理条件、及びシリサ
イド膜厚に依存する。このためシリサイドと多結晶シリ
コンの膜厚構成、熱処理条件を最適な範囲に限定しない
かぎシ、ウェハーのそシのためにホト工程が難しくなる
とともに、膜応力の増加につれゲート酸化膜中に転位、
欠陥が発生し、ゲート酸化膜の電気的特性に変化を与え
ることが知られている。また膜応力によるウェハーのそ
りが同じ場合、膜厚が薄くなるほど膜応力は大きくなる
。微細化に伴なってゲート酸化膜は薄膜化されるため、
膜応力の増加によるゲート酸化膜の耐圧低下等のデバイ
ス特性の劣化が生じていた。
リコン、及び金属膜を堆積しく・官１図〔α））、イオ
ン注入（第１図（ｂ））後に熱処理を行なうものである
（第１図（Ｃ））。この方法では熱処理時において、Ｓ
ｉ基板と多結晶シリコン層、及びシリサイド層との熱膨
張係数の違いによシ膜応力が発生するためウェハーは凹
、又は凸にそシ、また膜応力は熱処理条件、及びシリサ
イド膜厚に依存する。このためシリサイドと多結晶シリ
コンの膜厚構成、熱処理条件を最適な範囲に限定しない
かぎシ、ウェハーのそシのためにホト工程が難しくなる
とともに、膜応力の増加につれゲート酸化膜中に転位、
欠陥が発生し、ゲート酸化膜の電気的特性に変化を与え
ることが知られている。また膜応力によるウェハーのそ
りが同じ場合、膜厚が薄くなるほど膜応力は大きくなる
。微細化に伴なってゲート酸化膜は薄膜化されるため、
膜応力の増加によるゲート酸化膜の耐圧低下等のデバイ
ス特性の劣化が生じていた。
Ｃ問題点を解決するための手段〕
発明の目的
本発明の目的は、ポリサイド電極形成における熱処理工
程、及びシリサイド膜厚増加による応力増加を減少させ
、ポリサイド電極の電気的特性、及び信頼性の向上をは
かることである。
程、及びシリサイド膜厚増加による応力増加を減少させ
、ポリサイド電極の電気的特性、及び信頼性の向上をは
かることである。
発明の構成及び作用
非晶質シリコン及び多結晶シリコンをそれぞれＳｉ基板
上に堆積して、熱処理を行なった場合、非晶質シリコン
を堆積したウェハーは凹にそシ、多結晶シリコンを堆積
したウェハーは凸にそることを見出した。発明の特徴は
、この現象を利用して非晶質シリコン及び多結晶シリコ
ンを順次にＳｉ基板上に堆積して熱処理を行ない、ウェ
ハーのそりを小さくし、ポリサイド電極に及ぼす応力を
減少させ、電気的特性、及び信頼性を向上させる点にあ
る。
上に堆積して、熱処理を行なった場合、非晶質シリコン
を堆積したウェハーは凹にそシ、多結晶シリコンを堆積
したウェハーは凸にそることを見出した。発明の特徴は
、この現象を利用して非晶質シリコン及び多結晶シリコ
ンを順次にＳｉ基板上に堆積して熱処理を行ない、ウェ
ハーのそりを小さくし、ポリサイド電極に及ぼす応力を
減少させ、電気的特性、及び信頼性を向上させる点にあ
る。
従来の合金反応法を用いたポリサイド電極形成技術では
、応力を減少させるため熱処理条件の設定範囲は狭く、
またシリサイド膜厚の増加は困難であった。本発明の方
法では、ある熱処理条件におけるシリサイド層膜の応力
に応じて、非晶質シリコン及び多結晶シリコンの膜厚比
の最適化を図ることによシ、ウェハーのそりを減少させ
ることが可能である。このため熱処理条件の設定範囲は
ひろく、またシリサイド膜厚の増加が可能であることよ
り、プロセスマージンの拡大、ゲート電極配線の低抵抗
化といった特徴がある。
、応力を減少させるため熱処理条件の設定範囲は狭く、
またシリサイド膜厚の増加は困難であった。本発明の方
法では、ある熱処理条件におけるシリサイド層膜の応力
に応じて、非晶質シリコン及び多結晶シリコンの膜厚比
の最適化を図ることによシ、ウェハーのそりを減少させ
ることが可能である。このため熱処理条件の設定範囲は
ひろく、またシリサイド膜厚の増加が可能であることよ
り、プロセスマージンの拡大、ゲート電極配線の低抵抗
化といった特徴がある。
実施例
本発明の基礎となる実験結果を第２図に示す。
第２図は多結晶シリコン及び非晶質シリコンを順次Ｓｉ
基板上に堆積し、ゲート電極膜厚３０００ Ｘ中学結晶
シリコン及び非晶質シリコンの膜厚比を変化させて９０
０℃、３０分の熱処理を行ない、ゲート酸化膜（７４Ａ
）に加わる膜応力の変化を示している。
基板上に堆積し、ゲート電極膜厚３０００ Ｘ中学結晶
シリコン及び非晶質シリコンの膜厚比を変化させて９０
０℃、３０分の熱処理を行ない、ゲート酸化膜（７４Ａ
）に加わる膜応力の変化を示している。
第２図より多結晶シリコン及び非晶質シリコンの膜厚比
を最適化することによυゲート酸化膜中の膜応力を減少
させることが分る。ここで多結晶シリコンは、モノシラ
ンを温度６２５℃において熱分解するＣＶＤ法によυ形
成し、非晶質シリコンはジシランを温度５２５℃におい
て熱分解するＣＶＤ法により形成した。また多結晶シリ
コン、及び非晶質シリコンに電子線回折を行なうと、回
折パターンはそれぞれリング状、及びハロー状になる。
を最適化することによυゲート酸化膜中の膜応力を減少
させることが分る。ここで多結晶シリコンは、モノシラ
ンを温度６２５℃において熱分解するＣＶＤ法によυ形
成し、非晶質シリコンはジシランを温度５２５℃におい
て熱分解するＣＶＤ法により形成した。また多結晶シリ
コン、及び非晶質シリコンに電子線回折を行なうと、回
折パターンはそれぞれリング状、及びハロー状になる。
本発明をポリサイド電極に適用した場合を第３図に示す
。ここで６は非晶質シリコン、７は非晶質シリコンが熱
処理に依って多結晶化した膜である。まずＳ（基板４上
に５ｉＯ１膜３（７０Ａ’）を形成する（第５図ａ）。
。ここで６は非晶質シリコン、７は非晶質シリコンが熱
処理に依って多結晶化した膜である。まずＳ（基板４上
に５ｉＯ１膜３（７０Ａ’）を形成する（第５図ａ）。
次に多結晶シリコン２（２０００１）を堆積し、該多結
晶シリコン２膜中に不純物（ボロン、リン等）を入れた
後、非晶質シリコン６（１０００Ａ）を堆積する（第３
図ｂ）。その後Ｍｏ ｌ （４００Ａ）を蒸着し、熱処
理（９００℃、３０分）を行なってＭｏ Ｓ ｔ ２膜
５ （８００Ａ）を形成する（第３図Ｇ）。 このとき
非晶質シリコン６が熱処理に依って多結晶化した模７中
に、Ｍｏ、１膜厚の約２倍のＭｏ Ｓｉ ２膜５が形成
される。また非晶質シリコンが熱処理に依って多結晶化
した膜７の粒界は１０００Ａ程度大きさであり、多結晶
シリコン２膜の粒界６００Ａよυ大きいことを特徴とす
る。この工程によれば、ＭｏＳｉ２膜５の膜応力にあわ
せて、多結晶シリコンと非晶質シリコンの膜厚比を選ぶ
ことによってウエノ・−のそシの生じない応力フリーの
ポリサイド構造が容易に得られる。なお第５図では熱処
理条件９００℃、３０分、シリサイド膜Ｍｏ５Ｌ＊膜の
場合の例を示したが、応力の値は熱処理条件及びシリサ
イド層の種類に依存するため、膜応力を減少させるだめ
の最適の膜厚比は、プロセスで用いる熱処理条件、シリ
サイド層の膜応力に応じて決定すればよい。なお、上記
実施例においては、多結晶シリコン上に非晶質シリコン
を形成した場合について説明したが、逆に、非晶質シリ
コン上に多結晶シリコンを形成した場合であっても良い
。また、２層でなくとも、応力フリーの条件を満たすよ
うになされた、より多層構造であっても良いことは言う
までもない。
晶シリコン２膜中に不純物（ボロン、リン等）を入れた
後、非晶質シリコン６（１０００Ａ）を堆積する（第３
図ｂ）。その後Ｍｏ ｌ （４００Ａ）を蒸着し、熱処
理（９００℃、３０分）を行なってＭｏ Ｓ ｔ ２膜
５ （８００Ａ）を形成する（第３図Ｇ）。 このとき
非晶質シリコン６が熱処理に依って多結晶化した模７中
に、Ｍｏ、１膜厚の約２倍のＭｏ Ｓｉ ２膜５が形成
される。また非晶質シリコンが熱処理に依って多結晶化
した膜７の粒界は１０００Ａ程度大きさであり、多結晶
シリコン２膜の粒界６００Ａよυ大きいことを特徴とす
る。この工程によれば、ＭｏＳｉ２膜５の膜応力にあわ
せて、多結晶シリコンと非晶質シリコンの膜厚比を選ぶ
ことによってウエノ・−のそシの生じない応力フリーの
ポリサイド構造が容易に得られる。なお第５図では熱処
理条件９００℃、３０分、シリサイド膜Ｍｏ５Ｌ＊膜の
場合の例を示したが、応力の値は熱処理条件及びシリサ
イド層の種類に依存するため、膜応力を減少させるだめ
の最適の膜厚比は、プロセスで用いる熱処理条件、シリ
サイド層の膜応力に応じて決定すればよい。なお、上記
実施例においては、多結晶シリコン上に非晶質シリコン
を形成した場合について説明したが、逆に、非晶質シリ
コン上に多結晶シリコンを形成した場合であっても良い
。また、２層でなくとも、応力フリーの条件を満たすよ
うになされた、より多層構造であっても良いことは言う
までもない。
発明の効果
実施例で示したように多結晶シリコン及び非晶質シリコ
ンをＳ＜基板上に堆積し、熱処理を行なった場合ウェハ
ーのそりが小さくなり、ゲート酸化膜の膜応力を減少さ
せることが出来る。このためポリサイドゲート電極プロ
セスにおけるシリサイド嘆厚増加が可能であυ、低抵抗
のポリシリコンゲート電極が得られると共に、膜応力の
小さな状態でゲート酸化膜が薄嘆化できるため、ゲート
酸化１９の信頼性が向上するという利点がある。
ンをＳ＜基板上に堆積し、熱処理を行なった場合ウェハ
ーのそりが小さくなり、ゲート酸化膜の膜応力を減少さ
せることが出来る。このためポリサイドゲート電極プロ
セスにおけるシリサイド嘆厚増加が可能であυ、低抵抗
のポリシリコンゲート電極が得られると共に、膜応力の
小さな状態でゲート酸化膜が薄嘆化できるため、ゲート
酸化１９の信頼性が向上するという利点がある。
狛１図は従来の合金反応法によるポリサイド電極形成法
である。 第２図は非晶質シリコン／多結晶シリコンの膜厚比を変
化させたことに伴うゲート酸化膜に加わる膜応力の変化
を示す。 第３図は本発明の手法で形成したポリサイド電極を示す
。 図において、 １・・・Ｖ（１２・・・多結晶シリコン ６・・・５ｉ
０２膜４・・・Ｓｉ基板 ５・・・ＡｌｏＳｓ２
６・・・非晶質シリコン７・・・非晶質シリコンが熱処
理に依って多結晶化し代理人 弁理士 玉蟲久五部 （
外２名）＋１１１１ イオン注入 合金反応法（：よるポリサイドプロセス第１図 非晶１シリコン／多結晶シリコン構造における膿応力第
２図
である。 第２図は非晶質シリコン／多結晶シリコンの膜厚比を変
化させたことに伴うゲート酸化膜に加わる膜応力の変化
を示す。 第３図は本発明の手法で形成したポリサイド電極を示す
。 図において、 １・・・Ｖ（１２・・・多結晶シリコン ６・・・５ｉ
０２膜４・・・Ｓｉ基板 ５・・・ＡｌｏＳｓ２
６・・・非晶質シリコン７・・・非晶質シリコンが熱処
理に依って多結晶化し代理人 弁理士 玉蟲久五部 （
外２名）＋１１１１ イオン注入 合金反応法（：よるポリサイドプロセス第１図 非晶１シリコン／多結晶シリコン構造における膿応力第
２図
Claims (2)
- （１）第１の多結晶シリコン膜と、非晶質シリコンを熱
処理して生成される上記多結晶シリコンよりも粒径（粒
界）の大きな第２の多結晶膜を順不同で、少なくとも２
層で構成される多結晶複合膜と、この上に形成された金
属シリサイドからなるポリサイド構造を有することを特
徴とする半導体装置。 - （２）多結晶シリコン上に非晶質シリコンを形成する工
程、あるいは非晶質シリコン上に多結晶シリコンを形成
することにより得た２層構造の上に金属膜を形成し、熱
処理を加える工程を含むことを特徴とした半導体装置製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334787A JPS63260052A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334787A JPS63260052A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260052A true JPS63260052A (ja) | 1988-10-27 |
Family
ID=13799906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8334787A Pending JPS63260052A (ja) | 1987-04-03 | 1987-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| WO2024024166A1 (ja) * | 2022-07-26 | 2024-02-01 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178642A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6265418A (ja) * | 1985-09-18 | 1987-03-24 | Fujitsu Ltd | 高融点金属シリサイド膜の形成方法 |
-
1987
- 1987-04-03 JP JP8334787A patent/JPS63260052A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60178642A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6265418A (ja) * | 1985-09-18 | 1987-03-24 | Fujitsu Ltd | 高融点金属シリサイド膜の形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444302A (en) * | 1992-12-25 | 1995-08-22 | Hitachi, Ltd. | Semiconductor device including multi-layer conductive thin film of polycrystalline material |
| US6346731B1 (en) * | 1992-12-25 | 2002-02-12 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films |
| US5554566A (en) * | 1994-09-06 | 1996-09-10 | United Microelectronics Corporation | Method to eliminate polycide peeling |
| WO2024024166A1 (ja) * | 2022-07-26 | 2024-02-01 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム |
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