JPS6325950A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6325950A JPS6325950A JP16910886A JP16910886A JPS6325950A JP S6325950 A JPS6325950 A JP S6325950A JP 16910886 A JP16910886 A JP 16910886A JP 16910886 A JP16910886 A JP 16910886A JP S6325950 A JPS6325950 A JP S6325950A
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Links
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Landscapes
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体装置
における配線層なかんずく多層配線の形成方法に関する
。
における配線層なかんずく多層配線の形成方法に関する
。
半導体装置とくに集積回路（ＩＣ）においは能動素子の
間を電気的に結合するために多層配線が必要である。多
層配線は下層（第１層目）の配線。
間を電気的に結合するために多層配線が必要である。多
層配線は下層（第１層目）の配線。
電極を形成したあと層間絶縁膜を被着せしめ、所定の場
所に貫通孔（スルーホール）を形成し、上層に第２層配
線線を形成すると同時にスルーホールを金属で埋め、第
１層、第２層の電気的結合を達成するものである。多層
配線の歩留りはＩＣの歩留りを大きく左右するものであ
るが、その為の技術的ポイントとしては、（イ）スルー
ホール部での電気的結合の完全化と（ロ）配線切れ、特
に第２層配線の断線の防止である。このような観点から
言うと従来の多層配線技術は必ずしも完全とは言えない
。第２図は、従来の最も一般的な多層配線技術を説明す
、る為の半導体チップの断面図であり、第１層目の電極
１１．下層配線１２上に眉間絶縁膜１３が形成され、所
定の場所にスルーホール１４が設けられたあと、全面に
（スルーホール部も含む）金属を被着し、加工すること
により上層配線１５が形成されている。この方法では、
スルーホール部での金属の段差被覆性（ステップカバレ
ジ）の悪さにより、当該部での断線が生じ易い点である
。これを防ぐ方法としては、第３図（ａ）に示すように
、ホトレジストパターン１６をマスクにしてスルーホー
ルを開口し、次に第３図（ｂ）に示すように金属膜１７
を被着したのち不要の金属をリフトオフして、第３図に
示すようにスルーホール部に埋込金属を形成する方法が
有るが、この場合には、スルーホール開口時の層間絶縁
膜１３のサイドエツチングのため、埋込金属とスルーホ
ール側面の間に隙２０が生じ、その箇所で断線が起り易
い。
所に貫通孔（スルーホール）を形成し、上層に第２層配
線線を形成すると同時にスルーホールを金属で埋め、第
１層、第２層の電気的結合を達成するものである。多層
配線の歩留りはＩＣの歩留りを大きく左右するものであ
るが、その為の技術的ポイントとしては、（イ）スルー
ホール部での電気的結合の完全化と（ロ）配線切れ、特
に第２層配線の断線の防止である。このような観点から
言うと従来の多層配線技術は必ずしも完全とは言えない
。第２図は、従来の最も一般的な多層配線技術を説明す
、る為の半導体チップの断面図であり、第１層目の電極
１１．下層配線１２上に眉間絶縁膜１３が形成され、所
定の場所にスルーホール１４が設けられたあと、全面に
（スルーホール部も含む）金属を被着し、加工すること
により上層配線１５が形成されている。この方法では、
スルーホール部での金属の段差被覆性（ステップカバレ
ジ）の悪さにより、当該部での断線が生じ易い点である
。これを防ぐ方法としては、第３図（ａ）に示すように
、ホトレジストパターン１６をマスクにしてスルーホー
ルを開口し、次に第３図（ｂ）に示すように金属膜１７
を被着したのち不要の金属をリフトオフして、第３図に
示すようにスルーホール部に埋込金属を形成する方法が
有るが、この場合には、スルーホール開口時の層間絶縁
膜１３のサイドエツチングのため、埋込金属とスルーホ
ール側面の間に隙２０が生じ、その箇所で断線が起り易
い。
上述した従来の半導体装置の製造方法は、リフトオフ法
により絶縁膜に設けられたスルーホールを金属で埋込む
ため、埋込金属とスルーホール側面間に隙が生じ断線を
生じ易い欠点がある６本発明の目的は、スルーホール部
における断線の生じない半導体装置の製造方法を提供す
ることにある。
により絶縁膜に設けられたスルーホールを金属で埋込む
ため、埋込金属とスルーホール側面間に隙が生じ断線を
生じ易い欠点がある６本発明の目的は、スルーホール部
における断線の生じない半導体装置の製造方法を提供す
ることにある。
本発明の半導体装置の製造方法は、所定の導電領域を備
えた基板に絶縁膜を形成したのち前記絶縁膜を選択的に
除去して前記導電領域を露出させる貫通孔を設ける工程
と、前記導電領域の露出部に無電界めっき法により金属
をめっきして前記貫通孔を埋める金属充填部を形成する
工程と、前記金属充填部に接続された導電層を前記絶縁
股上に形成する工程を含むものである。
えた基板に絶縁膜を形成したのち前記絶縁膜を選択的に
除去して前記導電領域を露出させる貫通孔を設ける工程
と、前記導電領域の露出部に無電界めっき法により金属
をめっきして前記貫通孔を埋める金属充填部を形成する
工程と、前記金属充填部に接続された導電層を前記絶縁
股上に形成する工程を含むものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例の工程順に配
列した半導体チップの断面図である。
列した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコンウェーハに
５ｉ０２膜（図示しない）をマスクにして所定の拡散を
行った状態の半導体基板１０の前述のＳ ｉ ０２膜上
に形成されたオーム性のＴ ｉ −Ａｕを表面に有する
電極１１及び下層配線１２を導電領域として形成したの
ち化学的気相成長法により厚か５０００人の５ｉ０２膜
を被着して層間絶縁膜１３を形成する。
５ｉ０２膜（図示しない）をマスクにして所定の拡散を
行った状態の半導体基板１０の前述のＳ ｉ ０２膜上
に形成されたオーム性のＴ ｉ −Ａｕを表面に有する
電極１１及び下層配線１２を導電領域として形成したの
ち化学的気相成長法により厚か５０００人の５ｉ０２膜
を被着して層間絶縁膜１３を形成する。
次に、第１図（ｂ）に示すように、所定のホトレジスト
パターン１６を層間絶縁膜１３上に形成して、それをマ
スクとして、スルーホール（貫通孔）１４を形成する。
パターン１６を層間絶縁膜１３上に形成して、それをマ
スクとして、スルーホール（貫通孔）１４を形成する。
次に不要となったホトレジストを除去した後、第１図（
ｃ）に示すように、無電界Ｎｉメッキ液で、スルーホー
ル１４内の電極１１．下層配線１２に無電界メッキを施
し、スルーホール内をＮｉにより埋戻して金属充填部１
つを形成する。次に、第１図（ｄ）に示すようにＴｉ−
Ａｕから成る第２層配線金属を全面に被着せしめ、加工
することにより上層配線１５を形成すると、多層配線が
完成する。なお、この実施例においては、スルーホール
部に無電界Ｎｉめつきを施したが、実際には必ずしもＮ
ｉめつきである必要はなく、Ａｕ、Ａｇ等の無電界めっ
きであってもよい。また導電領域としてはＴｉ−Ａｕの
場合につき示したが、ＷＳｉ等の高融点金属でも、また
Ａ２でもよい。但し、その表面にＡｕ膜が被着されたＷ
Ｓ １−Ａｕ、ＡＪ？−Ａすとする方が、無電界めっき
の被着性に富み好しい。
ｃ）に示すように、無電界Ｎｉメッキ液で、スルーホー
ル１４内の電極１１．下層配線１２に無電界メッキを施
し、スルーホール内をＮｉにより埋戻して金属充填部１
つを形成する。次に、第１図（ｄ）に示すようにＴｉ−
Ａｕから成る第２層配線金属を全面に被着せしめ、加工
することにより上層配線１５を形成すると、多層配線が
完成する。なお、この実施例においては、スルーホール
部に無電界Ｎｉめつきを施したが、実際には必ずしもＮ
ｉめつきである必要はなく、Ａｕ、Ａｇ等の無電界めっ
きであってもよい。また導電領域としてはＴｉ−Ａｕの
場合につき示したが、ＷＳｉ等の高融点金属でも、また
Ａ２でもよい。但し、その表面にＡｕ膜が被着されたＷ
Ｓ １−Ａｕ、ＡＪ？−Ａすとする方が、無電界めっき
の被着性に富み好しい。
また多層配線における眉間配線に限らず、半導体基板の
不純物領域にオーム電極を形成する場合に本発明を適用
してもよい。
不純物領域にオーム電極を形成する場合に本発明を適用
してもよい。
以上説明したように本発明は、無電界めっき法により貫
通孔を埋め戻して金属充填部を形成するので、容易に段
差部をなくし段差による断線をなくすことができ、半導
体装置の歩留り及び信頼性の向上がもたらされる。
通孔を埋め戻して金属充填部を形成するので、容易に段
差部をなくし段差による断線をなくすことができ、半導
体装置の歩留り及び信頼性の向上がもたらされる。
第１図（ａ）〜（ｄ）は本発明の一実施例の工程順に配
列した半導体チップの断面図、第２図は従来の一般的な
多層配線技術を説明するための半導体チップの断面図、
第３図（ａ）〜（ｃ）は従来例であるリフトオフ法を説
明するための工程順に配列した半導体チップの断面図で
ある。 １０・・・半導体基板、１１・・・電極、１２・・・下
層配線、１３・・・層間絶縁膜、１４・・・スルーホー
ル、１５・・・上層配線、１６・・・ホトレジストパタ
ーン、１７・・・金属膜、１８・・・埋込金属、１９・
・・金属充填部、第１図
列した半導体チップの断面図、第２図は従来の一般的な
多層配線技術を説明するための半導体チップの断面図、
第３図（ａ）〜（ｃ）は従来例であるリフトオフ法を説
明するための工程順に配列した半導体チップの断面図で
ある。 １０・・・半導体基板、１１・・・電極、１２・・・下
層配線、１３・・・層間絶縁膜、１４・・・スルーホー
ル、１５・・・上層配線、１６・・・ホトレジストパタ
ーン、１７・・・金属膜、１８・・・埋込金属、１９・
・・金属充填部、第１図
Claims (1)
- 所定の導電領域を備えた基板に絶縁膜を形成したのち
前記絶縁膜を選択的に除去して前記導電領域を露出させ
る貫通孔を設ける工程と、前記導電領域の露出部に無電
界めっき法により金属をめっきして前記貫通孔を埋める
金属充填部を形成する工程と、前記金属充填部に接続さ
れた導電層を前記絶縁膜上に形成する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16910886A JPS6325950A (ja) | 1986-07-17 | 1986-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16910886A JPS6325950A (ja) | 1986-07-17 | 1986-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325950A true JPS6325950A (ja) | 1988-02-03 |
Family
ID=15880449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16910886A Pending JPS6325950A (ja) | 1986-07-17 | 1986-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325950A (ja) |
-
1986
- 1986-07-17 JP JP16910886A patent/JPS6325950A/ja active Pending
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